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用90nm CMOS数字工艺实现的低抖动时钟锁相环设计(英文)

来源 :半导体学报 | 被引量 : 0次 | 上传用户：weilai0769

【摘 要】

：

用90nm CMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时

【作 者】

：

尹海丰  王峰  刘军  毛志刚 

【机 构】

：

哈尔滨工业大学微电子中心; 浩凯微电子(上海)有限公司;

【出 处】

：

半导体学报

【发表日期】

：

2004年期

【关键词】

：

锁相环 鉴频鉴相器 电荷泵 压控振荡器 

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用90nm CMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.

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