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采用0.18um CMOS工艺设计了万兆以太网10G BASE-R标准的物理层电路芯片.该芯片接收16路644.53Mb/s的并行数据,输出72路156.25Mb/s的并行数据.电路采用并行处理方式.
万兆以太网物理层解码电路设计
【摘 要】
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采用0.18um CMOS工艺设计了万兆以太网10G BASE-R标准的物理层电路芯片.该芯片接收16路644.53Mb/s的并行数据,输出72路156.25Mb/s的并行数据.电路采用并行处理方式.
【机 构】
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东南大学射频与光电集成电路研究所
【出 处】
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南京师范大学学报(工程技术版)
【发表日期】
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2003年4期
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