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在JPEG2000编码系统中，EBCOTtire-1的位平面编码器的复杂编码运算是整个系统的瓶颈，为了加快位平面编码器运算的速度，我们提出并行VLSI架构，用来处理编码器中的并行程序预估和程序编码。我们以VerilogHDL编写硬件代码，并以AlteraQuaRusll进行模拟硬件仿真。
基于FPGA的JPEG2000位平面编码器研究及实现
【摘 要】
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在JPEG2000编码系统中，EBCOTtire-1的位平面编码器的复杂编码运算是整个系统的瓶颈，为了加快位平面编码器运算的速度，我们提出并行VLSI架构，用来处理编码器中的并行程序预估和程
【机 构】
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成都理工大学
【出 处】
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中国新通信
【发表日期】
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2013年3期
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