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摘要：根据DDR2的技术规范，在介绍了DDR2 SDRAM的基本特征、工作原理的基础上，分别针对主板上内存部分与北桥、时钟发生器以及电源部分的连接做出了相应的研究，并使用Cadence, Allegro工具软件对接口电路进行了优化设计。
关键字：DDR2内存；时钟发生器；北桥；接口
中图分类号：TP302 文献标识码：A文章编号：1009-3044(2007)04-11069-01
1 引言
随着CPU前端总线带宽的提高和高速局部总线的出现，内存带宽的发展也要逐步提高以适应其发展。当DDR由于其系统架构的限制，速度不能再有所提升时，DDR2作为新的解决方案应运而生。
DDR2（Double Data Rate2）是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准。相对于DDR，DDR2具有更低的工作电压，更小的封装，更低的功耗，因此DDR2正取代DDR，逐步成为服务器，工作站，PC等系统的主流存储器配置。而相应的对电脑主板上的内存接口部分的电路设计也有了新的要求。
与传统的DDR SDRAM相比，DDR2 SDRAM采用了三项新的技术：1.片外驱动调教（Off-Chip Driver Impedance Adjust），通过调整I/O接口端的电压，来补偿上拉与下拉电阻值，从而可以提高信号的完整性。2.片内终结（On Die Terminator），将终结电阻设于内存芯片内以减少信号反射，产生更干净的信号品质。同时降低了主板的成本，以及减少内存与主板的兼容问题。3.前置CAS（Posted CAS），解决DDR内存中指令冲突问题，提高了DDR2内存的利用效率。
本文针对某计算机厂家的设计要求，通过分析DDR2接口规范，对主板上内存接口与北桥、时钟发生器以及电源部分的电路进行了优化设计。
2 DDR2 SDRAM工作原理
2.1 内存工作原理
计算机内的存储器按其用途可分为主存储器(Main Memory，简称主存)和辅助存储器（Auxiliary Memory，简称辅存），主存储器又称内存储器（简称内存），辅助存储器又称外存储器（简称外存）。内存实质上是一组或多组具备数据输入输出和数据存储功能的集成电路，其主要作用是存放各种输入、输出数据和中间计算结果，以及与外部存储器交换信息时作缓冲用。由于CPU只能直接处理内存中的数据，所以内存的速度和大小对计算机性能的影响是相当大的。
内存的每一个存储单元位于行与列的交叉点，并且具有一个行地址和一个列地址。当内存从CPU获得某个指令时，内存芯片内部的逻辑电路将地址转换为存储单元的行地址和列地址。找出存取资料的位置（这个动作称为“寻址”）：根据所给的行地址和列地址准确地找到存储单元，由RAS（Row Address Strobe）信号以及CAS（Column Address Strobe）信号判断地址的准确性，最后进行读或写的动作。
3 DDR2 SDRAM 在主板上的接口设计
3.1 主板基本结构
以Intel主板基本框架结构为例，主板一般由CPU,北桥，南桥及其周边设备构成。其中CPU通常也称为微处理器，是电脑的心脏。北桥负责与CPU的通信并控制内存、AGP、PCIE数据在北桥内部传输。而南桥主要负责I/O接口以及IDE设备的控制等(如USB，鼠标，键盘，Audio等)。
3.2 与北桥连接接口设计
我们知道，内存直接与北桥（memory control）通信。因此，在电路的设计中，其中一个主要部分是内存与北桥之间的信号连接。
DDR2信号按其类型可以分为四组：
数据组：DQS[8:0],DQS#[8:0],DM[8:0],DQ[63:0]以及CB[7:0]
地址及命令组：BA[2:0],A[15:0],RAS#,CAS#及WE#
控制信号组：S[3:0],CKE[3:0],ODR[3:0]
时钟信号组：CK[5:0],CK#[5:0]
DDR2采用4bit预取技术，工作在差分时钟的交叉点（CK,CK#），也就是CK的上升沿，CK#的下降沿，因此在I/O PIN处，一个时钟周期传输两个数据位。DDR2 SDRAM有64根数据线,16根地址线，它最高可以支持216＝65536行或列（行与列共用地址线）。
双向数据选冲信号（DQS,DQS#）的主要作用是在一个时钟周期内区分出每个传输周期，便于接收方准确接收数据。DQS信号与数据信号DQ同时产生（在差分信号交叉点），每8个DQ信号对应一个DQS信号。在进行读操作时，由芯片生成DQS信号向北桥发送。写入时，由北桥来传输此信号。
如图1所示，两个DIMM插槽组成一组，DIMM1信号连接到北桥与之通信。
图1与北桥的连接示意图
3.3 时钟部分设计
计算机系统的时钟速度是以频率来衡量的。晶体振荡器控制着时钟速度，而内存本身并不具备晶体振荡器，因此内存工作时的时钟信号是由主板芯片组的北桥或直接由主板的时钟发生器提供的。
以ICS公司生产的芯片ICS9P952（Dual Channel DDR2 Zero Delay Buffer）为例，图2为其逻辑框图。FB_INT信号为单通道反馈输入，为内部PLL提供反馈信号使之与CLK_INT同步，以减少两者之间的相位差。FB_OUT信号为反馈输出，为各个bank输出反馈。CLK_INTA信号为各个相应bank提供时钟输入信号。SCLK,SDATA线分别为SMBus的clock 以及data pin，可以承受5V的电压。
图2 clock的逻辑框图
其外部电路以FB_INT处电路为例（图3）：（其中Short Cut表示此处短路）
图3部分电路示意图
Clock buffer为DDR2 SDRAM的工作提供了所需的差分时钟。在电路中，需选择合适的滤波电路，以提供比较干净的时钟信号，布线的好坏会直接影响到接收信号的质量。
3.4 电源供应
为了使DDR2 SDRAM 良好的工作，必须提供稳定的电源供给。DDR2 总线补偿需要三个独立的电源供应（如表1）。
表1 电源供应
第一组电压为SDRAM和memory controller的工作电压(VMEM)，根据JEDEC规定，其大小为1.8V，比之DDR所需的2.5V的电压来说，降低了约39％。
第二组电压为VREF,是DRAM和memory control（北桥）的参考电压。其作用是正确判断电压的逻辑高低。
最后一组电压为VTT,为总线的Termination电压。其值大小见表1。
以VREF为例，如图4所示，VREF的值由VMEM提供，经分压电阻后，值约为0.9V。
图4
4 结束语
随着DDR2 SDRAM成为主流，目前主板上内存接口电路已经逐渐由DDR2所占据。本文对主板内存部分的电路进行分析及优化设计。在实际操作中，使用工具软件Cadence进行电路绘图，通过软件的DRC检查，结果表明，该接口电路的符合设计的要求。
参考文献：
[1]JEDEC STANDARD,DDR2 SDRAM SPECIFICATION,JESD792,2003,(9).
[2]JEDEC STANDARD,DOUBLE DATA RATE(DDR) SDRAM SPECIFICATION, JESD79C, 2003,(3).
[3]DDR2 Simulation Support[DB/OL].http://download.micron.com/pdf/technotes/ddr2/TN4706.pdf.
[4]江先阳,刘新春,张佩珩,孙凝晖,徐志伟,. 计算密集型体系集成DDR SDRAM控制器设计[J].计算机工程与科学，2006, (3).
[5]单惠平,杨树元,唐志峰,.PowerPC主机处理器的SDRAM接口设计开发[J].计算机工程,2006, (6).
本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。
关键字：DDR2内存；时钟发生器；北桥；接口
中图分类号：TP302 文献标识码：A文章编号：1009-3044(2007)04-11069-01
1 引言
随着CPU前端总线带宽的提高和高速局部总线的出现，内存带宽的发展也要逐步提高以适应其发展。当DDR由于其系统架构的限制，速度不能再有所提升时，DDR2作为新的解决方案应运而生。
DDR2（Double Data Rate2）是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准。相对于DDR，DDR2具有更低的工作电压，更小的封装，更低的功耗，因此DDR2正取代DDR，逐步成为服务器，工作站，PC等系统的主流存储器配置。而相应的对电脑主板上的内存接口部分的电路设计也有了新的要求。
与传统的DDR SDRAM相比，DDR2 SDRAM采用了三项新的技术：1.片外驱动调教（Off-Chip Driver Impedance Adjust），通过调整I/O接口端的电压，来补偿上拉与下拉电阻值，从而可以提高信号的完整性。2.片内终结（On Die Terminator），将终结电阻设于内存芯片内以减少信号反射，产生更干净的信号品质。同时降低了主板的成本，以及减少内存与主板的兼容问题。3.前置CAS（Posted CAS），解决DDR内存中指令冲突问题，提高了DDR2内存的利用效率。
本文针对某计算机厂家的设计要求，通过分析DDR2接口规范，对主板上内存接口与北桥、时钟发生器以及电源部分的电路进行了优化设计。
2 DDR2 SDRAM工作原理
2.1 内存工作原理
计算机内的存储器按其用途可分为主存储器(Main Memory，简称主存)和辅助存储器（Auxiliary Memory，简称辅存），主存储器又称内存储器（简称内存），辅助存储器又称外存储器（简称外存）。内存实质上是一组或多组具备数据输入输出和数据存储功能的集成电路，其主要作用是存放各种输入、输出数据和中间计算结果，以及与外部存储器交换信息时作缓冲用。由于CPU只能直接处理内存中的数据，所以内存的速度和大小对计算机性能的影响是相当大的。
内存的每一个存储单元位于行与列的交叉点，并且具有一个行地址和一个列地址。当内存从CPU获得某个指令时，内存芯片内部的逻辑电路将地址转换为存储单元的行地址和列地址。找出存取资料的位置（这个动作称为“寻址”）：根据所给的行地址和列地址准确地找到存储单元，由RAS（Row Address Strobe）信号以及CAS（Column Address Strobe）信号判断地址的准确性，最后进行读或写的动作。
3 DDR2 SDRAM 在主板上的接口设计
3.1 主板基本结构
以Intel主板基本框架结构为例，主板一般由CPU,北桥，南桥及其周边设备构成。其中CPU通常也称为微处理器，是电脑的心脏。北桥负责与CPU的通信并控制内存、AGP、PCIE数据在北桥内部传输。而南桥主要负责I/O接口以及IDE设备的控制等(如USB，鼠标，键盘，Audio等)。
3.2 与北桥连接接口设计
我们知道，内存直接与北桥（memory control）通信。因此，在电路的设计中，其中一个主要部分是内存与北桥之间的信号连接。
DDR2信号按其类型可以分为四组：
数据组：DQS[8:0],DQS#[8:0],DM[8:0],DQ[63:0]以及CB[7:0]
地址及命令组：BA[2:0],A[15:0],RAS#,CAS#及WE#
控制信号组：S[3:0],CKE[3:0],ODR[3:0]
时钟信号组：CK[5:0],CK#[5:0]
DDR2采用4bit预取技术，工作在差分时钟的交叉点（CK,CK#），也就是CK的上升沿，CK#的下降沿，因此在I/O PIN处，一个时钟周期传输两个数据位。DDR2 SDRAM有64根数据线,16根地址线，它最高可以支持216＝65536行或列（行与列共用地址线）。
双向数据选冲信号（DQS,DQS#）的主要作用是在一个时钟周期内区分出每个传输周期，便于接收方准确接收数据。DQS信号与数据信号DQ同时产生（在差分信号交叉点），每8个DQ信号对应一个DQS信号。在进行读操作时，由芯片生成DQS信号向北桥发送。写入时，由北桥来传输此信号。
如图1所示，两个DIMM插槽组成一组，DIMM1信号连接到北桥与之通信。
图1与北桥的连接示意图
3.3 时钟部分设计
计算机系统的时钟速度是以频率来衡量的。晶体振荡器控制着时钟速度，而内存本身并不具备晶体振荡器，因此内存工作时的时钟信号是由主板芯片组的北桥或直接由主板的时钟发生器提供的。
以ICS公司生产的芯片ICS9P952（Dual Channel DDR2 Zero Delay Buffer）为例，图2为其逻辑框图。FB_INT信号为单通道反馈输入，为内部PLL提供反馈信号使之与CLK_INT同步，以减少两者之间的相位差。FB_OUT信号为反馈输出，为各个bank输出反馈。CLK_INTA信号为各个相应bank提供时钟输入信号。SCLK,SDATA线分别为SMBus的clock 以及data pin，可以承受5V的电压。
图2 clock的逻辑框图
其外部电路以FB_INT处电路为例（图3）：（其中Short Cut表示此处短路）
图3部分电路示意图
Clock buffer为DDR2 SDRAM的工作提供了所需的差分时钟。在电路中，需选择合适的滤波电路，以提供比较干净的时钟信号，布线的好坏会直接影响到接收信号的质量。
3.4 电源供应
为了使DDR2 SDRAM 良好的工作，必须提供稳定的电源供给。DDR2 总线补偿需要三个独立的电源供应（如表1）。
表1 电源供应
第一组电压为SDRAM和memory controller的工作电压(VMEM)，根据JEDEC规定，其大小为1.8V，比之DDR所需的2.5V的电压来说，降低了约39％。
第二组电压为VREF,是DRAM和memory control（北桥）的参考电压。其作用是正确判断电压的逻辑高低。
最后一组电压为VTT,为总线的Termination电压。其值大小见表1。
以VREF为例，如图4所示，VREF的值由VMEM提供，经分压电阻后，值约为0.9V。
图4
4 结束语
随着DDR2 SDRAM成为主流，目前主板上内存接口电路已经逐渐由DDR2所占据。本文对主板内存部分的电路进行分析及优化设计。在实际操作中，使用工具软件Cadence进行电路绘图，通过软件的DRC检查，结果表明，该接口电路的符合设计的要求。
参考文献：
[1]JEDEC STANDARD,DDR2 SDRAM SPECIFICATION,JESD792,2003,(9).
[2]JEDEC STANDARD,DOUBLE DATA RATE(DDR) SDRAM SPECIFICATION, JESD79C, 2003,(3).
[3]DDR2 Simulation Support[DB/OL].http://download.micron.com/pdf/technotes/ddr2/TN4706.pdf.
[4]江先阳,刘新春,张佩珩,孙凝晖,徐志伟,. 计算密集型体系集成DDR SDRAM控制器设计[J].计算机工程与科学，2006, (3).
[5]单惠平,杨树元,唐志峰,.PowerPC主机处理器的SDRAM接口设计开发[J].计算机工程,2006, (6).
本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。