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提出了一种先进密码算法（AES）的低成本VLSI实现方案。从分析AES算法入手，优化运算次序，实现相应模块的复用，从而达到缩小芯片面积的目标，同时将关键的字节替换（SubByte）模块转化到对应的复合域中进行运算，进一步减小芯片复杂度。基于HHNEC0.25μm标准CMOS工艺，芯片工作频率可以达到100MHz，密钥为128bits时，芯片的加解密速度可达800Mps，而芯片规模不超过30K门。