【摘 要】
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Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法
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Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术，使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合，发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上，且仅占用很小的硬件资源，可以方便地和Furbo译码单元等集成在单片FPGA，形成单片信道
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