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随着芯片上晶体管数量发展到10亿数量级，功耗逐渐成为芯片设计的首要制约因素。本文分别从CMOS电路和网络通讯两个层面上来分析片上网络（NoC）的功耗，并给出了相应的功耗模型。利用不同的功耗模型，从物理方法、软件方法、网络拓扑三个方面来研究NoC的功耗设计问题。
片上网络的功耗研究
【摘 要】
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随着芯片上晶体管数量发展到10亿数量级，功耗逐渐成为芯片设计的首要制约因素。本文分别从CMOS电路和网络通讯两个层面上来分析片上网络（NoC）的功耗，并给出了相应的功耗模型。利
【机 构】
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西安电子科技大学计算机学院,西安电子科技大学综合业务网国家重点实验室
【出 处】
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中国集成电路
【发表日期】
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2007年12期
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