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提出了一种准循环低密度校验码的部分并行译码结构，按照该结构设计的译码器可兼容多种码率的准循环低密度校验码，同时适用于规则码和非规则码，因此只需设计1个译码器就可完成不同码率的准循环低密度校验码的译码。在Ahera公司的StratixⅡ—EP2S90器件上实现了DTMB标准中3种准循环低密度校验码的译码器。FPGA实现结果表明，与传统的译码方案相比，该译码方案可节省大约45％的逻辑单元。