高性能累积乘法单元的设计

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【摘要】

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叙述了32×32位符号数/无符号数累积乘法单元的设计.该累积乘法单元可实现32×32位、32×16位和16×16位符号数/无符号数相乘,分别需要2个、1个、1个时钟周

【作者】

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段荣行

【机构】

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同济大学信号与控制系

【出处】

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信息技术

【发表日期】

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2003年8期

【关键词】

：

累积乘法单元布斯算法部分积符号扩展 multiplying accumulating unit Booth algorithm partial produ

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叙述了32×32位符号数/无符号数累积乘法单元的设计.该累积乘法单元可实现32×32位、32×16位和16×16位符号数/无符号数相乘,分别需要2个、1个、1个时钟周期.由于乘法器的设计中采用了修正的布斯(booth)算法、符号数/无符号数处理机制、符号扩展处理电路以及特殊的部分积累加模块,所以乘法器的速度得到很大的提高,仅仅相当于6个或非门的延迟.

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