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该文从状态机的角度，介绍一种I^2C控制核的VHDL设计方法。将其嵌入到FPGA中，用于一些带有I^2C总线接口的外围器件较少、对I^2C总线功能要求较简单的FPGA／CPLD系统。针对I^2C总线的从模式串行通信的特点，着重介绍I^2C控制核的总体设计方案，详细描述其内部状态机的工作原理及设计过程，采用VHDL语言，在QuartusⅡ软件平台中进行EDA的综合与时序仿真，并给出仿真图。