论文部分内容阅读
【摘要】电子设备中所有的电磁干扰（EMI）都发生在电路级，尤其以数字电路最为突出。本文就如何防止常见的电磁干扰问题，提出数字电路板设计过程中的几点注意事项和常用方法。
【关键词】数字电路印制板电磁兼容性
印制电路板（PCB）是电子设备最基本的组成部分，是各种电子元器件之间进行电气连接的“桥梁”。随着电子技术的迅猛发展，人们对PCB所赋予的功能越来越强大，元器件及印制线密度越来越高，随之带来的电磁兼容性问题也更加突出。要使电子设备发挥最佳性能，除了正确的元器件选择和最优化的电路设计外，良好的PCB电磁兼容性设计也能起到事半功倍的效果。
现代电子设备中数字电路的应用已十分普及，其干扰及抗干扰问题不可忽视，本文仅就数字电路PCB电磁兼容性设计中存在的普遍性问题进行探讨。
一、识别关键电路
经验证明，90%以上的电磁干扰（EMI）问题是由10%左右的关键电路引起的，只要能正确识别和注重关键电路的设计，就可预防很多EMI问题。
对于发射来说，最大的干扰是高速重复信号，如时钟信号和总线信号，这些信号含有丰富的高次谐波，是现成的高频“发射源”，易产生噪声。因此，对诸如时钟发生器、晶振和数字信号处理器（DSP）等器件，要相互靠近排列，并远离逻辑电路，对DC/DC器件要远离易被干扰的信号线。
对于敏感度问题，最大的干扰是复位线、中断线和控制线，如果这些电路被干扰，整个系统工作就有可能出现混乱。通过增加去耦或滤波电路就能防止此问题出现。输入/输出（I/O）电路对发射和抗扰度来说也很关键，因为它们与外界相连，很可能起到天线作用而向外辐射。
二、选择器件时注意EMI问题
在不改变逻辑电路的情况下，选择低速率的器件有助于降低发射干扰。例如：当5MHz的时钟频率增加到15MHz时，发射会增大3倍。在设计改进时，选用的高速器件尽可能与原来的管脚兼容，可以提高效率。
高速CMOS电路由于消耗的是尖峰电流，会在VCC线上引起严重的谐波发射，应用时需在COMS电路VCC端与地之间增加去耦电容或加一个小的铁氧体珠与VCC串联。高速CMOS器件时，在输出端串联一个小的阻尼电阻（10～47Ω）能解决因信号线过长易产生产生的“振铃”现象。通常时钟发生器、晶振和CPU的时钟输入端都易产生噪声，要相互靠近排列。继电器、大电流开关及DC/DC开关电源都会带来干扰，要合理分开，使相互之间的耦合较小。
三、电路板选择
采用具有接地平面（全地平面）的多层印制板，EMI问题会得到较大改善，若从两层印制板改为多层设计，其性能会得到数十倍的提高。
经验证明，当时钟频率大于5MHz或者脉冲上升时间小于5ns时，适合选多层印制板。对于多层板，电源平面与地平面应彼此靠近，将其中一层作为全地平面，可减少接地阻抗，关键印制线最好排在内层，一般信号线可走在外层。
对数字电路双层印制板，优先使用地线栅格或点阵布线来填充印制板上空着的区域，可减少接地阻抗、接地回路和信号回路，要注意把关键线（如时钟、复位线等）接近地回线来模拟多层板。
四、选择初步布线
关键信号线优先。电源、高速信号、时钟信号和同步信号等关键信号优先考虑，并为期尽量提供单独的布线层。布局上要按功能进行分组，把高速电路与低速电路、高电压与低电压、数字电路与模拟电路分开布局。特别注意振荡器和晶体保持离外部I/O电路、内部电缆和连接器至少25.4㎜的距离。
要用手工布关键线，在自动布线完成后，一定要仔细检查关键线的走向，并尽可能短。
对于高频电路，注意端接印制线问题，通常印制板的线长大于50㎜/ns上升时间时就需要进行端接，典型的端接是在线路上并联R或RC、串联R、并联二极管等。
五、注意电源去耦
在数字电路中，当电路从一个状态转换为另一个状态时，就会在电源线上产生很大的尖峰电压，形成瞬变的噪声电压。局部去耦能减少电源线噪声干扰，处理的原则是：在电源输入端并接10～100μF钽电容器与高频电容器并联；对数字处理器件，必须在其电源引脚最近处并接高频去耦电容器。多个数字处理器件，必须对每个电源端分别进行去耦。要特别注意高速COMS器件，一般情况下，电容值取值在0.01～0.1μF范围内效果最好，并且要保持最短的引线。
保持电容器引线足够短，在高频时，电容器引线具有自感，会形成串联谐振电路，产生高频寄生振荡，应尽量使用表面贴装器件（SMT）。
六、注意连接器
印制板连接器应尽可能远离如时钟、功率变压器等辐射源，也要远离复位或中断等控制电路。
在连接器上要合理分布信号返回线，使信号路径和返回线为最小化地环，避免潜在的天线环，因此，应把关键线安排在紧靠回路线上，以减少信号回路面积。必要时，在连接器上多安排一些地线作为线间隔离。在控制线的入口处增加RC滤波器，消除传输中出现的干扰。
七、注意时钟
时钟信号线最容易产生电磁辐射干扰，走线时应与地线回路相靠近。晶振、谐振器和振荡器模块布局时尽可能地靠近处理器，通常在其下面布有交叉阴影线的接地平面或外壳通过短导线与电路地平面相连。
最好使用晶体振荡器，其谐波能量较小，在确定了振荡器之后，不要随意更换供应商。
在时钟输出线上，可串联10～47Ω的阻尼电阻或应用铁氧体珠有助于减少振铃，控制反射。在所有的钟控器件上，应对VCC进行去耦，切勿与具有I//O功能的器件共用同一集成电路，否则，控制线或信号线会被时钟噪声调制。使时钟线远离I/O电路，防止不需要的串扰。
八、注意复位
大多数中断和复位信号工作频率达不到最大电路速度，在其输入端增加高频滤波可有效消除不需要的复位和中断。在印制板布线时，也应使这些关键线远离别的快速转换电路和I/O电路，并远离印制板的边缘。
九、注意I/O电路
I/O耦合噪声是EMI问题的一个主要来源。高频噪声可通过信号通路直接耦合，也可通过电源线或接地线“调制”间接耦合，还可通过寄生电容和串扰耦合。要对I/O电路的电源和地进行高频去耦，并对信号线进行高频滤波。I/O驱动电路也应尽量靠近印制板的接插件排列。
十、尽早和经常性测试
应制定贯穿整个设计阶段的EMI工程测试计划，尽早收集相关信息，不要等到样机完成后才进行EMI测试。否则，不仅进度受到影响，费用也会成倍增长。在进行发射测试或抗扰度测试时，可通过开发必要的测试软件，使系统部分工作或全部工作。在条件允许的情况下，进行仿真测试也是行之有效的办法之一。总之，对EMI问题要早考虑、早测试、早解决，做到有备无患。
十一、结束语
印制电路板的电磁兼容性设计是一个技巧性很强的工作，需要长期、大量的经验和技术积累，是无法照搬和抄袭的。只要在设计中严格遵循基本的设计准则，不断总结和汲取以往研制过程中的经验和教训，电磁兼容性设计问题就不难解决了。
参考文献
[1]路宏敏.工程电磁兼容.西安：西安电子科技大学出版社，2003
[2]郑军奇. EMC电磁兼容设计与测试案例分析.北京：电子工业出版社，2010
【关键词】数字电路印制板电磁兼容性
印制电路板（PCB）是电子设备最基本的组成部分，是各种电子元器件之间进行电气连接的“桥梁”。随着电子技术的迅猛发展，人们对PCB所赋予的功能越来越强大，元器件及印制线密度越来越高，随之带来的电磁兼容性问题也更加突出。要使电子设备发挥最佳性能，除了正确的元器件选择和最优化的电路设计外，良好的PCB电磁兼容性设计也能起到事半功倍的效果。
现代电子设备中数字电路的应用已十分普及，其干扰及抗干扰问题不可忽视，本文仅就数字电路PCB电磁兼容性设计中存在的普遍性问题进行探讨。
一、识别关键电路
经验证明，90%以上的电磁干扰（EMI）问题是由10%左右的关键电路引起的，只要能正确识别和注重关键电路的设计，就可预防很多EMI问题。
对于发射来说，最大的干扰是高速重复信号，如时钟信号和总线信号，这些信号含有丰富的高次谐波，是现成的高频“发射源”，易产生噪声。因此，对诸如时钟发生器、晶振和数字信号处理器（DSP）等器件，要相互靠近排列，并远离逻辑电路，对DC/DC器件要远离易被干扰的信号线。
对于敏感度问题，最大的干扰是复位线、中断线和控制线，如果这些电路被干扰，整个系统工作就有可能出现混乱。通过增加去耦或滤波电路就能防止此问题出现。输入/输出（I/O）电路对发射和抗扰度来说也很关键，因为它们与外界相连，很可能起到天线作用而向外辐射。
二、选择器件时注意EMI问题
在不改变逻辑电路的情况下，选择低速率的器件有助于降低发射干扰。例如：当5MHz的时钟频率增加到15MHz时，发射会增大3倍。在设计改进时，选用的高速器件尽可能与原来的管脚兼容，可以提高效率。
高速CMOS电路由于消耗的是尖峰电流，会在VCC线上引起严重的谐波发射，应用时需在COMS电路VCC端与地之间增加去耦电容或加一个小的铁氧体珠与VCC串联。高速CMOS器件时，在输出端串联一个小的阻尼电阻（10～47Ω）能解决因信号线过长易产生产生的“振铃”现象。通常时钟发生器、晶振和CPU的时钟输入端都易产生噪声，要相互靠近排列。继电器、大电流开关及DC/DC开关电源都会带来干扰，要合理分开，使相互之间的耦合较小。
三、电路板选择
采用具有接地平面（全地平面）的多层印制板，EMI问题会得到较大改善，若从两层印制板改为多层设计，其性能会得到数十倍的提高。
经验证明，当时钟频率大于5MHz或者脉冲上升时间小于5ns时，适合选多层印制板。对于多层板，电源平面与地平面应彼此靠近，将其中一层作为全地平面，可减少接地阻抗，关键印制线最好排在内层，一般信号线可走在外层。
对数字电路双层印制板，优先使用地线栅格或点阵布线来填充印制板上空着的区域，可减少接地阻抗、接地回路和信号回路，要注意把关键线（如时钟、复位线等）接近地回线来模拟多层板。
四、选择初步布线
关键信号线优先。电源、高速信号、时钟信号和同步信号等关键信号优先考虑，并为期尽量提供单独的布线层。布局上要按功能进行分组，把高速电路与低速电路、高电压与低电压、数字电路与模拟电路分开布局。特别注意振荡器和晶体保持离外部I/O电路、内部电缆和连接器至少25.4㎜的距离。
要用手工布关键线，在自动布线完成后，一定要仔细检查关键线的走向，并尽可能短。
对于高频电路，注意端接印制线问题，通常印制板的线长大于50㎜/ns上升时间时就需要进行端接，典型的端接是在线路上并联R或RC、串联R、并联二极管等。
五、注意电源去耦
在数字电路中，当电路从一个状态转换为另一个状态时，就会在电源线上产生很大的尖峰电压，形成瞬变的噪声电压。局部去耦能减少电源线噪声干扰，处理的原则是：在电源输入端并接10～100μF钽电容器与高频电容器并联；对数字处理器件，必须在其电源引脚最近处并接高频去耦电容器。多个数字处理器件，必须对每个电源端分别进行去耦。要特别注意高速COMS器件，一般情况下，电容值取值在0.01～0.1μF范围内效果最好，并且要保持最短的引线。
保持电容器引线足够短，在高频时，电容器引线具有自感，会形成串联谐振电路，产生高频寄生振荡，应尽量使用表面贴装器件（SMT）。
六、注意连接器
印制板连接器应尽可能远离如时钟、功率变压器等辐射源，也要远离复位或中断等控制电路。
在连接器上要合理分布信号返回线，使信号路径和返回线为最小化地环，避免潜在的天线环，因此，应把关键线安排在紧靠回路线上，以减少信号回路面积。必要时，在连接器上多安排一些地线作为线间隔离。在控制线的入口处增加RC滤波器，消除传输中出现的干扰。
七、注意时钟
时钟信号线最容易产生电磁辐射干扰，走线时应与地线回路相靠近。晶振、谐振器和振荡器模块布局时尽可能地靠近处理器，通常在其下面布有交叉阴影线的接地平面或外壳通过短导线与电路地平面相连。
最好使用晶体振荡器，其谐波能量较小，在确定了振荡器之后，不要随意更换供应商。
在时钟输出线上，可串联10～47Ω的阻尼电阻或应用铁氧体珠有助于减少振铃，控制反射。在所有的钟控器件上，应对VCC进行去耦，切勿与具有I//O功能的器件共用同一集成电路，否则，控制线或信号线会被时钟噪声调制。使时钟线远离I/O电路，防止不需要的串扰。
八、注意复位
大多数中断和复位信号工作频率达不到最大电路速度，在其输入端增加高频滤波可有效消除不需要的复位和中断。在印制板布线时，也应使这些关键线远离别的快速转换电路和I/O电路，并远离印制板的边缘。
九、注意I/O电路
I/O耦合噪声是EMI问题的一个主要来源。高频噪声可通过信号通路直接耦合，也可通过电源线或接地线“调制”间接耦合，还可通过寄生电容和串扰耦合。要对I/O电路的电源和地进行高频去耦，并对信号线进行高频滤波。I/O驱动电路也应尽量靠近印制板的接插件排列。
十、尽早和经常性测试
应制定贯穿整个设计阶段的EMI工程测试计划，尽早收集相关信息，不要等到样机完成后才进行EMI测试。否则，不仅进度受到影响，费用也会成倍增长。在进行发射测试或抗扰度测试时，可通过开发必要的测试软件，使系统部分工作或全部工作。在条件允许的情况下，进行仿真测试也是行之有效的办法之一。总之，对EMI问题要早考虑、早测试、早解决，做到有备无患。
十一、结束语
印制电路板的电磁兼容性设计是一个技巧性很强的工作，需要长期、大量的经验和技术积累，是无法照搬和抄袭的。只要在设计中严格遵循基本的设计准则，不断总结和汲取以往研制过程中的经验和教训，电磁兼容性设计问题就不难解决了。
参考文献
[1]路宏敏.工程电磁兼容.西安：西安电子科技大学出版社，2003
[2]郑军奇. EMC电磁兼容设计与测试案例分析.北京：电子工业出版社，2010