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本文给出了一个布线后减小串扰噪声的算法。该算法通过调整逻辑门和互连线的尺寸有效地减小了串扰噪声，在减小噪声的同时约束电路的最大延时，使得在串扰噪声和时序都满足约束的条件下最小化芯片面积。算法保证了改变逻辑门和线网尺寸不会破坏电路的时序约束。实验结果证明，本算法有效地减小了串扰。此算法不需回到布线阶段来优化串扰，减少了设计迭代次数，加快了设计收敛时间。