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芯片测试模式下功耗过高的情形会极大地降低芯片良率,已经成为越来越严重的问题.针对此问题,本文提出了一种降低测试功耗的设计方法.该方法采用贪婪算法来改变扫描链顺序,同时考虑芯片物理版图中寄存器单元的具体位置,能够实现在不影响测试覆盖率和绕线的前提下,快速有效地降低测试功耗.与已有的多种方法相比,该方法更快速更合理,可以应用于多种芯片的扫描链设计.该方法通过一款实际的电力线载波通信芯片验证,分别将平均功耗和瞬态功耗降至77％和83％.