【摘 要】
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为分析扩频系统在干扰环境中的工作能力,针对纯硬件实现直接序列扩频系统（DS-SS）的复杂性,提出了一种基于CPLD的仿真方案,利用VHDL设计发端扩频和收端解扩电路,采用序列相位搜
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为分析扩频系统在干扰环境中的工作能力,针对纯硬件实现直接序列扩频系统（DS-SS）的复杂性,提出了一种基于CPLD的仿真方案,利用VHDL设计发端扩频和收端解扩电路,采用序列相位搜索捕获法获得同步。分别对无干扰环境、低噪声干扰和强干扰环境下系统性能进行了分析与仿真,并下载到芯片运行。仿真表明,即使干扰造成接收扩频信号中错误码元为22.9%时,系统仍能正确解扩,分析方法和结论对实际应用有一定的参考价值。
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