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利用可编程逻辑器件（CPLD），以EDA 工具为开发平台，运用VHDL语言，设计一个10K-9.9MHz的数字频率计。
基于VHDL的数字频率计设计
【摘 要】
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利用可编程逻辑器件（CPLD），以EDA 工具为开发平台，运用VHDL语言，设计一个10K-9.9MHz的数字频率计。
【机 构】
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南通大学现代教育技术中心,江西南昌齿轮责任有限公司
【出 处】
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现代计算机：下半月版
【发表日期】
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2007年3期
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