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针对最新的视频压缩标准H．264／AVC，提出一种并行化的CAVLC编码器架构。该编码器并行化处理CAVLC中的语法元素，可减少编码量化后的变换系数的时钟周期。通过在Altera QuanusⅡFPGA开发软件下的试验表明，该编码器能够实时编码1920×1080 30fps格式的视频。
H．264中并行化的CAVLC编码器架构设计
【摘 要】
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针对最新的视频压缩标准H．264／AVC，提出一种并行化的CAVLC编码器架构。该编码器并行化处理CAVLC中的语法元素，可减少编码量化后的变换系数的时钟周期。通过在Altera QuanusⅡFPGA
【机 构】
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上海交通大学电子信息与电气工程学院
【出 处】
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信息技术
【发表日期】
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2009年5期
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