论文部分内容阅读
分析了Fliparound结构采样保持电路产生失真的原因。采用增加哑开关管的自举开关，消除与输入有关的电荷注入和时钟馈通；采用增益增强技术，提高运算放大器的直流增益，并通过调整辅助运放的负载电容大小，实现主运放建立时间特性的优化。设计了一个Flip-around结构的高速采样保持电路；对电路各模块进行了功能仿真，给出了整个采样保持电路的仿真结果。