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读写数据宽度不同的异步FIFO设计

来源 :计算机与数字工程 | 被引量 : 0次 | 上传用户：youdong2010

【摘要】

：

提出并实现了具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计.此FIFO基于Altera公司的Stratix系列FPGA实现,达到了高于200Mhz的工作频率,采用verilog语

【作者】

：

王纲毅王振华田金文柳健

【机构】

：

华中科技大学电子与信息工程系图像中心

【出处】

：

计算机与数字工程

【发表日期】

：

2005年6期

【关键词】

：

FPGA 异步 FIFO 格雷码 VERILOG 总线匹配 FPGA Asychronous FIFO Gray code Verilog Bus matchi

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提出并实现了具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计.此FIFO基于Altera公司的Stratix系列FPGA实现,达到了高于200Mhz的工作频率,采用verilog语言设计,通过对设计进行简单的修改,即可应用于各种不同的系统的设计,给很多带宽不匹配的系统提供了一种简单的解决方案.

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