本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据......

介绍了VHDL语言的产生、特点和程序设计的基本语法结构,并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plusⅡ10.0开发软......

以分频系数为半整数分频器的设计为例,介绍了在MAX+PLUSⅡ开发平台下,利用VHDL硬件描述语言和原理图输入方式,设计数字逻辑电路的......

本文介绍了数据传输中经常用到的校验方法——奇偶校验。给出了串行通信校验需要的八位时序奇偶校验器的VHDL设计原理。并利用Altc......

CPLD和FPGA都是可蝙程逻辑器件，利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、......

介绍了CPLD/FPGA器件的特点和应用范围,并以一个简单的十二进制加法器设计为例,介绍了在MAX+plus II开发软件下,利用VHDL硬件描述......

在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言......

本文介绍了VHDL语言的产生、特点和程序设计的基本语法结构.并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plusⅡ开发软......

简要介绍CPLD/FPGA（Complex programmable Logic Device/Field programmable Gates Array）器件的特点和应用范围,并以数字钟设计为例......

简要介绍了FPGA器件的特点和应用范围,并以分频比为7.5的半整数分频器的设计为例,介绍了在MAX＋plus Ⅱ开发软件下,利用VHDL硬件描述......