21世纪存储技术的主要发展特点是:超大容量、超高密度的信息存储和超快的信息传输速度。随着工艺节点的持续发展，传统Flash存储技术面临着量子隧穿和电容耦合等问题。新型存储技术成为了存储器领域的研究热点，有望取代浮栅结构存储技术。其中，阻变存储器具有结构简单，功耗低，与CMOS工艺兼容，集成密度高等优势，成为下一代非挥发性存储器的候选者之一。国际半导体技术路线图(ITRS)2013指出，“阻变存储器是一类最具商业化前景而值得加大研发力量投入的新型存储技术之一”。然而，阻变存储器在获得大规模量产之前，尚有若干关键性技术性的问题亟待解决，如:电阻转变机制不明确，缺乏普适性的器件模型;阻变参数的均一性差，器件可靠性有待提高;适合三维集成的自选通阻变器件的缺失等。针对上述问题，本文在导电细丝生长动力学，器件可靠性以及三维集成工作方面开展了系统的研究，取得了以下创新性研究成果:　　(1)在1T1R结构超薄器中巧妙的采用了原位电流控制的方法，研究了Cu/HfO2/Pt器件中细丝生长的动力学过程。　　通过栅极编程的方式精确控制器件中的电流，调制细丝生长速度，获得细丝生长的详细信息。在细丝生长过程中观察到分立隧穿电导和量子电导，采用直接隧穿模型拟合隧穿电阻与间隙长度变化。发现细丝以0.25 nm的单位长度生长，对应于HfO2晶格中间隙位置之间距离。高分辨透射电子显微镜(HRTEM)结果表明导电细丝从中心到边界Cu浓度逐渐降低，中心为结晶态，边界为无定型，证实了Cu离子在HfO2内部迁移路径。通过上述结果，描述了导电细丝的生长过程:Cu离子在HfO2间隙位置间的跃迁形成导电通路，当中心浓度超过一定值时，发生晶化形成Cu细丝。　　(2)研究了Cu/HfO2/Pt1T1R器件疲劳特性(Endurance)和保持特性(Retention)的失效机制以及它们之间的内在关系。建立失效模型，并对器件可靠性进行优化。　　高阻态(HRS)随环次数增多而退化是Endurance失效的原因。HRTEM图像表明失效器件中导电细丝尺寸不变，铜浓度明显增加，表明Cu离子存在积累效应。随着循环次数的增多，HRS Retention呈退化趋势，而LRS Retention则有所改善，与Cu积累模型相吻合。在对失效机制深入理解的基础上，提出编程脉冲的优化设计策略来提高器件可靠性。通过改变电压编程脉冲参数或采用电流编程方式来控制界面处Cu离子的注入量和抽取量，使其保持平衡，器件Endurance从106提高到了至109。通过构建单根细丝，减小细丝表面积，提高了器件的Retention特性。　　(3)针对RRAM垂直三维阵列微缩时的层间漏电问题，提出了自对准技术构建高性能自选通器件(SSC)，有效抑制了层间漏电问题，提高了阵列的微缩能力。　　采用自对准工艺制备了高性能的TiN/TiOx/HfOx/Ti/Ru自选择阻变存储器件，并制备了具有4层结构的1Kb三维垂直阵列。器件的面积依赖性和温度依赖性测试结果表明，器件的高低阻态分别满足Frenkle-Poole发射模型和陷阱辅助隧穿模型。通过研究发现，器件Endurance失效与多次循环操作后阻变层里缺陷数量的增加有关，而Retention的失效起源于电子陷阱的放电效应。通过优化选择层和阻变层的厚度比例以及编程策略，Endurance在120℃下达到了109次。通过引入Ti插层引入深能级缺陷，器件的Retention特性达到了常温下3年。结合该器件的高速、高密度的特点，可基本满足了储存级内存(SCM)的应用要求。通过电路级别HSPICE阵列仿真，该器件可以有效地解决阵列中的串扰问题，可实现10Mb以上规模的阵列尺寸。在上述研究的基础上，进一步对垂直阵列的可微缩性进行了研究，在国际上首次实验证实了垂直方向单元尺寸和间距微缩至5 nm的的可行性，验证了自选择器件的微缩能力和自对准工艺对层间漏电的抑制能力。