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科技的发展及人们对于生活质量不断提升的需求,使得无线、便携式、可穿戴电子设备越来越多地出现在日常生活中,而模数转换器(ADC)作为模拟信号与数字信号之间的桥梁,在整个系统中发挥着至关重要的作用。高速、中等分辨率的ADC已经被广泛应用于这些无线传感设备中。与此同时,半导体工艺制程的进步以及电源电压的降低,使模拟电路设计的挑战性不断增大,而CMOS电路门传输延时则不断减小,这使得时间域ADC相比于传统电压域结构,更能受益于工艺尺寸的缩小及电源电压的降低,进而实现更优的性能。针对上述问题,本文将对高速CMOS时间域ADC的系统架构与关键技术进行重点研究与分析。论文对高速CMOS时间域ADC的设计进行了系统的分析,并对系统中的非理想因素进行了推导。文中以一款时间域ADC为设计实例,对高速时间域ADC的关键技术进行了更深入的讨论,首先,对于传统采样网络进行优化与改进,提高了采样的线性度与精度,仿真结果表明,在奈奎斯特频带内均能达到86dB以上的信噪失真比以及14位以上的有效位数,为ADC整体的转换精度奠定基础;第二,提出了一种具有大输入动态范围以及高线性度特性的新型电压时间转换器(VTC)结构,与传统结构相比有效解决了输入动态范围与转换线性度之间矛盾,在提高VTC的线性度的同时也增大输入信号摆幅;其次,设计了一款高线性度电流源,解决了低电源电压大摆幅与高电流源输出阻抗之间的矛盾;最后,提出了一种新型的粗量化与细量化相结合的“两步式”时间数字转换器(TDC)结构,并通过建模分析确定了整数部分与小数部分的最优分段比,能够有效地降低整体的面积与功耗开支。本文基于TSMC 65nm 1P9M 1.2V标准CMOS工艺实现了一款10位400MS/s时间域ADC,芯片核心所占面积为130×400μm~2。测试结果表明,在1.2V电源供电及400MS/s采样率条件下,当输入频率为12.1MHz的正弦差分信号时,可以得到输出信号的无杂散动态范围(SFDR)为57.8dB、信噪失真比(SNDR)为49.2dB、有效位数(ENOB)为7.88位;当输入频率为197MHz的正弦差分信号时,得到输出信号的SFDR为58.9dB、SNDR为48.3dB、ENOB为7.73位。芯片功耗为3.9mW,品质因数(FoM)为41fJ/conv.-step。静态特性方面,芯片的微分非线性(DNL)限定在+0.4LSB到-0.4LSB之间,积分非线性(INL)限定在+1.3LSB到-0.8LSB之间。