随着集成电路工艺复杂度和设计复杂度的提高,集成电路的测试变得越来越困难,可测试性设计已经成为解决芯片测试问题的主要手段。基于IP核复用的片上系统芯片使得测试问题变得更加突出,也对集成电路可测性设计方法和相关的流程提出了新的要求。本文首先简要阐述了集成电路各种常用的测试方法,故障机理和故障模拟的基本概念,可测性设计相关的标准等内容,然后概述了常用的可测性设计技术,如扫描可测性设计,内建自测试,边界扫描等,以及目前可测试性设计技术的发展前景,并分析了面临的挑战。接下来结合标记算法芯片的具体电路结构,分析各种可测性设计方法的优缺点,研究了实现标记芯片可测性设计的方案。首先介绍了标记算法芯片的算法以及架构,然后分节介绍了内部全扫描设计、边界扫描设计和存储器内建自测试设计。介绍了边界扫描的框架设计及指令设置;利用Synopsys公司的工具完成了内部全扫描设计,采用测试向量生成的方法来检验可测性设计的有效性,最后产生测试向量1900多个,得到测试覆盖率达到95%以上,测试时间仅有1200多个时钟周期,得到了很好的控制。标记算法芯片的MBIST采用了Verilog代码设计的方法完成存储器内建自测试设计,论文首先介绍了各种march算法的优缺点,分析并选择了march 13n算法。该算法能够覆盖大部分可能发生的故障,Verilog仿真波形显示设计很好地达到了march 13n算法的要求。内部全扫描设计的测试结果以及MBIST的仿真结果表明采用可测试性设计能很好地达到标记芯片测试的要求。