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片上系统(System-on-Chip, SoC)通常包括数字电路和模拟电路两部分。其中数字部分已经能够在成熟的EDA工具帮助下快速实现；模拟部分却由于缺乏快速可靠的综合工具,只能依赖SPICE等仿真软件人工设计完成。虽然通常只占用芯片面积的很少部分,但模拟电路部分实际上成为了SoC芯片设计的瓶颈。因此,模拟集成电路设计自动化尤其是模拟集成电路优化具有重大的研究意义。另一方面,随着集成电路工艺尺寸的逐渐缩小,由亚波长光刻、化学机械抛光、随机掺杂等工艺过程的不稳定性造成的工艺偏差问题变得越来越明显；工艺偏差会导致流片后芯片的实际性能与设计的性能发生偏离,进而影响芯片的良率。因此,工艺偏差下的模拟集成电路优化问题成为了学术界研究的热点和难点。本文从以上两方面出发,展开了如下研究：(1)为了兼顾模拟集成电路设计优化的求解精度和计算效率,本文提出一种基于正项式模型修正技术的几何规划优化方法(model-revised geometric programming, MRGP)。MRGP首先将模拟集成电路的设计目标和约束简化为正项式模型,然后在采用几何规划方法迭代优化的过程中利用晶体管级SPICE仿真不断修正这一正项式模型。实例表明,与传统基于公式的优化方法和基于仿真的优化方法相比,该方法能够在尽量保证计算效率的前提下使优化精度满足晶体管级SPICE仿真的要求。(2)在考虑工艺偏差的情况下,本文进一步提出了一种基于MRGP的模拟集成电路统计性优化方法(model-revised geometric programming considering process variations, MRGP-PV)。MRGP-PV通过响应表面方法分析工艺偏差下模拟集成电路性能参数的统计分布,并使用电路性能参数的最坏情况取值(而不是典型值)迭代修正几何规划中的正项式模型,进而使得电路的最坏情况性能满足设计指标,最终达到同时优化电路性能与良率的目标。数值实验结果表明,采用MRGP-PV方法优化得到的电路性能参数在整个工艺偏差导致的波动范围内均满足设计指标,并且有效地避免了过设计。