目前,移动通信系统已经跨过4G,进入5G时代,信道编码技术也从Turbo码,到了现在的LDPC码。与4G相比,5G在传输速率与稳定性上有了更高的要求。当下信道编码关键技术大多适用于大中型基站,但针对小型基站设备生产商来说,由于其技术与资金上的差距,其信道编码技术还不能够满足人们对传输速率的需要。本文针对小型基站设备生产商,制定了一种低消耗、低延时的适合他们的5G LDPC的硬件编码方式。本文首先介绍了 LDPC码的基本概念,以及其构造表示方法。通过LDPC码的基矩阵与校验矩阵的关系引出了 5G NR标准下的QC-LDPC码的基矩阵与校验矩阵的构造关系;通过介绍并分析LDPC码的传统编码方法以及近似下三角编码方法,引出了适合5G NR标准下的QC-LDPC的近似下三角编码方法。本文通过利用5G NR标准下的QC-LDPC码中校验矩阵的特殊构造,以及其子矩阵循环移位系数取值的特殊性,使用并简化了近似下三角的编码算法。该算法的创新点是在校验位的计算中,舍去矩阵的求逆运算,通过简单的线性运算可以得到校验位结果。并基于该算法设计了 FPGA 5G LDPC编码器,该编码器的核心模块是循环移位寄存器。由于要设计满足5G NR标准的扩展因子Z取值所有情况,用穷举的方式来代替桶型移位寄存器。相较于一般的近似下三角或双对角形式的FPGA LDPC编码器,复杂度更低,编码效率更高,硬件资源消耗更低,实现起来更加容易。针对FPGA 5G LDPC编码器,主要设置了循环移位寄存模块,校验位计算模块,以及结果输出模块,并绘制了每个模块的接口图与接口说明表。在仿真方面,本文选择的校验基矩阵是5G NR LDPC标准下的BG#1,码率为1/3,扩展系数Z=80的QC-LDPC码,采用的工作时钟频率为250MHz,最终实现吞吐率为6.4Gbps。