随着集成电路工艺进入纳米尺寸，芯片功耗成为一个越来越重要的设计因素。根据最新的研究[1]表明，相对专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)，现场可编程门阵列器件(Field-ProgrammableGateArray，FPGA)实现相同功能电路的动态功耗是其7～14倍，静态功耗是7-58倍。因此，这极大的限制了FPGA在移动设备，嵌入式领域等功耗严格的场合的应用。　　为了对FPGA进行准确的功耗评估，使得FPGA的结构设计人员，CAD流程开发人员和众多的应用开发人员更加深入的理解FPGA内部的功耗消耗，从而更有利于相关人员采用各种低功耗措施，本文在功耗模型及评估方面做了探索。在参考了学术界常用的功耗模型以及考虑了商用FPGA的电路复杂性，本文提出了一种结合开关级和宏单元的混合功耗模型，该模型针对复杂的FPGA内部逻辑单元，建立了基于跳表延时，输出负载和跳变状态三维的查找表，用于计算其动态功耗。对于互连/时钟线网，采用开关级的功耗模型。针对复旦大学的FDP3芯片，本文根据上述模型建立了精确的功耗库。　　此外，本文搭建了仿真验证平台。该平台读入线网文件，自动生成SPICE网表。并且设计了蒙特卡洛波形生成器，用于生成波形激励SPICE网表。本文根据10个电路SPICE网表仿真与评估软件的结果对比，表明上述模型的最大误差在36％以内，平均误差在17％。　　此外，为了探索更优的低功耗互连结构，本文采用多伦多大学的VPR软件，在通用开关盒的基础上，对FPGA的低功耗互连结构做了进一步的探索。为了获得芯片功耗延时积最低的互连结构，文本提出了快速、迭代的功耗评估框架，并使用该框架得出最优的开关互连功耗。实验结果表明，该结果比传统的CB/SB结构降低10％的功耗延时积以及10％的面积。