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可进化硬件(Evolvable HardWare, EHW)模拟自然界生物进化过程,在进化算法(Evolutionary Algorithm, EA)的指导下,以实现一种特地目标功能硬件电路为目的,通过自适应地、动态地改变自身电路结构和系统行为,直到寻找到合适的解决方案。EHW系统拥有自繁殖、自适应、自修复等特点,在电路设计、容错系统、自适应和自修复系统、自动控制系统、智能机器人、模式识别与人工智能、太空和深海探索等应用领域都有广泛的应用。本文设计了一种新颖的基于片上网络(Network on|Chip, NoC)的层级并行EHW系统,提出了有效提高进化算法收敛速度和减少单次进化时间的解决方案,从而优化EHW系统的进化速度。并完成了从系统架构分析与设计,模块电路设计与验证,系统级验证以及版级验证等整个流程。本文主要的工作与创新点如下：1.本文实现了适用于高速动态部分可重构(Dynamic Partial Reconfiguration, DPR)的NoC结构。该NoC将传输数据区分为普通数据与配置位流数据,通过在资源网络接口中设计不同的数据接口与配置接口,分别优化两种不同数据的传输,并且能够通过配置接口控制FPGA IP核的配置位流下载,实现DPR功能。由于为配置位流设计了专门的配置接口,以及采用DMA(Direct Memory Access)方式进行配置位流的传输,可以使配置位流的传输效率和下载速度得到显著的提高。实验结果显示,该NoC结构的DPR重构速度为336.8MB/s,与现有文献中最高的可重构速度相当；而且NoC结构能够支持多节点并行重构过程,因此在多区域DPR重构系统中能够提供成倍提高的重构速度。2.影响EHW系统的进化速度主要有两个因素：一个是进化算法收敛速度,即进化算法收敛找到合适目标所需要的迭代代数；另一个是系统的单次进化时间,即完成进化算法单次迭代所需要的时间。为了有效提高EHW系统的进化速度,本文提出了基于NoC的层级并行EHW系统。该系统的创新点主要有：a)通过构建两层次的层级并行遗传算法(Genetic Algorithm,GA),有效提高GA的搜索能力,从而提高算法收敛速度；b)分别在硬件上设计遗传算法引擎和适应度计算模块,优化遗传算法的单次进化执行时间；c)通过在适用于DPR的NoC结构上实现层级并行GA,一方面有效减少遗传算法引擎之间和遗传算法引擎与适应度计算模块之间的通信开销,另一方面提高对可重构硬件阵列进行动态部分可重构的速度,从而大大优化系统的单次进化时间。3.本文搭建了层级并行EHW系统的单芯片进化平台,在该平台上实现了完整的单芯片进化流程,并进行EHW系统的进化实验研究,给出具体的进化实验结果。实验结果表明,通过构建两层次的层级并行GA,EHW系统比采用单层次全局并行的GA和没有采用并行的GA在算法收敛速度上分别提高了188.7%和675.7%。而通过采用硬件实现遗传算法引擎和适应度计算模块以及引入NoC结构提高系统通信效率和重构速度等技术,本EHW系统比现有文献中的其他EHW系统在进化规模相当的目标电路时,单次进化时间提高了至少两个数量级。因此,本文提出的基于片上网络的层级并行EHW系统有效的优化了进化算法收敛速度和单次进化时间,从而大大提高EHW系统的进化速度。