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SRAM在SoC芯片中所占面积的比例日益增大,而低功耗SoC要求睡眠模式下SRAM能够保持数据,导致SRAM的漏电功耗成为睡眠模式下SoC功耗的主要部分。随着工艺进步,晶体管阈值电压越来越低,SRAM的漏电对芯片功耗的影响越发严重。降低SRAM单元的数据保持电压(DRV)可以减小其漏电,但DRV的减小会导致SRAM单元的数据保持能力减弱。本文通过蒙特卡罗分析得到SRAM单元在不同工艺角下的DRV分布,根据DRV的分布情况可以确定SRAM在保持数据的前提下能够工作的最小DRV,当在该最小DRV下进行数据保持,SRAM的漏电最低。晶体管衬底反向偏置可以提高阈值电压,进而减小泄漏电流。本文分析了SRAM单元在不同偏置情形下的漏电情况,根据分析结果确定了合理的电路设计方案。本文低漏电设计方案首先将SRAM划分为VDD与VDDP两个电压域,目的是减小睡眠模式的漏电开销。在电压域VDD中使用了两个内部电源VDDC和VSSC作为存储阵列睡眠模式的供电,VDDC与VSSC的电压差即是数据保持电压DRV;存储阵列的衬底接到顶层电源VDD和VSS,使得SRAM单元中晶体管衬底反偏,从而降低存储阵列的漏电。内部电源VDDC与VSSC的电压通过DRV控制电路控制,电路通过反馈调节可以确保DRV在不同的工艺角下保持稳定。总之,DRV控制电路的参考电压决定了VDDC与VSSC的电压,而VDDC与VSSC的电压决定了DRV,电路通过控制参考电压可以使DRV取不同值,在不同的DRV下电路具有不同的低漏电收益。本文基于GF 130nm,设计了容量为8KB的低漏电SRAM,工作电压1.2V,整体电路面积0.259mm~2。与Memory Compiler生成的SRAM相比,电路面积增加7.9%。SRAM在最坏条件下的读写延时不超过8ns,数据保持状态下的泄漏电流测试结果为47.2nA,与Memory Compiler生成的SRAM相比,泄漏电流降低了78.8%。