在数字集成电路设计领域,随着半导体工艺进入到深亚微米阶段,主流的同步电路设计遇到了前所未有的挑战,异步电路逐渐引起了设计者的重视。基于单轨编码和数据包延时模型的异步电路尤其受到大多数设计人员的青睐,其具有面积代价小,功耗低,设计方法可与同步单轨逻辑兼容等优点。但是,数据包异步电路也存在工艺可移植性不强、抗差分功耗分析(DPA)攻击性能差等问题,设计方法尚不能满足当前深亚微米工艺下的超大规模集成电路设计的要求。本文针对数据包异步电路设计方法学的若干问题开展的如下研究具有重要的学术和应用价值。首先,介绍了数字集成电路的功耗及低功耗设计的基本原理,分析了不同异步电路设计模式的功耗特性和不同逻辑及实现工艺下的异步C单元的能耗特性。其次,针对数据包异步流水线架构进行的研究包括:低功耗四相握手控制器的设计原则;三种高性能数据包异步流水线(GasP、IPCMOS和MOUSETRAP)的原理及非线性流水线的设计实现;基于一种简单的晶体管延时模型的分析流水线性能的方法;提出的MOUSETRAP的优化设计方案在没有降低流水线性能的条件下,使其功耗得到很大降低;研究数据包异步流水线中常用的数据锁存单元的功耗特性。上述研究对数据包异步电路架构的选用及优化具有指导意义。基于异步电路开发工具Balsa的研究,探讨了利用同步电路EDA工具设计大规模数据包异步电路的方法。改进了Balsa的数据包异步电路设计流程:数据通道通过标准的半定制设计流程来完成,握手通道则基于Balsa的异步握手组件综合技术和全定制设计方法。提出一种新颖的四相握手控制器——R单元,基于R单元的Balsa异步组件设计研究解决了Balsa异步电路设计存在的性能损失过大的问题。提出基于多级供电电压控制下的延时可调机制,缓解了数据包异步电路的匹配延时链插入导致工艺可移植性差的问题。开展数据包异步电路的抗DPA攻击方法的研究。论述了基于“相关性”分析的DPA攻击数学模型,并利用相关软件和EDA设计工具搭建了仿真平台。将“随机延时链插入”的抗DPA攻击方法成功应用到数据包异步电路设计中;提出了在数据包异步电路中局部采用双轨逻辑的抗DPA攻击策略。上述方法以合理的硬件代价,提高了电路的抗DPA攻击性能。上述研究对资源受限的嵌入式数据安全加密芯片设计具有重要的实际意义。最后,基于一款异步高级加密标准(AES) S盒的全定制设计实现,一方面研究了全定制数据包异步电路的低功耗设计技术。另一方面,针对本文提出的基于Balsa的数据包异步电路设计流程、抗DPA攻击策略等做了进一步验证和研究。