锁相环（PLL）是用于生成与输入信号同相位信号的电路,从它第一次被发明至今,经过了许多发展创新,演变出现了各种各样的类型,并且它们各自有不同的应用场景,目前常见的主要可以用作为频率综合器,数字数据时钟恢复,FM解调电路等。本课题背景是基于高速高精度模数转换器（ADC）项目的研发,目的是设计ADC中提供JESD204B接口时钟信号的锁相环模块。随着转换器精度速度的提升,并行数据传输方式逐渐被高速串行数据传输方式取代,高速串行数据接口的关键模块之一就是高速时钟电路,直接影响其完成正确的数据传输功能,因此研究接口的时钟信号产生电路有重大意义。本课题要求在65nm CMOS工艺的基础上,设计实现输出能够覆盖6GHz～15GHz频率范围的高速宽频锁相环。因此,本课题锁相环的基本架构选择了电荷泵型锁相环,其中压控振荡器（VCO）选择了频率高噪声性能好的LC型VCO。为了得到高速宽范围的输出频率,并保证低的相位噪声,采用了分频段调节的方法,VCO中设计了可编程电容阵列（C-tank）和可编程调谐电容阵列来实现。同时,设计了一个低压差线性稳压器（LDO）提供VCO的电源,进一步优化其相位噪声。为了保证如此宽工作频率范围锁相环的稳定性,锁定快慢等环路性能,环路滤波器的参数设计尤为重要,因此滤波器的电阻电容均采用了可配置结构,使环路带宽等参数根据不同工作频率可以合理调节。电荷泵的设计中针对它存在的非理想效应导致电流大小失配,引起电压纹波,从而恶化锁相环相位噪声的情况进行了结构优化,并设计了一种电流大小自校准电路,来进一步保证它的电流大小匹配。分频器采用了模拟数字结合的吞脉冲分频器结构,既能保证高速分频,还能实现大的分频范围。最后,在Cadence中对该锁相环进行设计仿真以及版图设计。由仿真结果可以看到,PLL最终输出范围能达到5.45GHz～16.41GHz的频率覆盖,它在5.45GHz时时钟抖动为2.88ps,功耗37m W,在16.41GHz时时钟抖动为3.05ps,且功耗60m W;VCO频率为5.45GHz时,它的相位噪声是-116d Bc/Hz@1MHz,而当它工作在16.41GHz时其相位噪声为-87d Bc/Hz@1MHz;锁相环整体版图面积为0.9022mm2。所有结果表明所设计锁相环满足本项目设计要求。