随着计算机体系结构、电路设计技术和集成电路制造工艺的发展,处理器的性能飞速增长,为了使系统的整体性能达到最佳,必须设计合理高效的存储系统。其中SDRAM存储器时序要求复杂,必须严格设计SDRAM控制器,否则微小的错误即可导致数据存取出错。本文研究了网络处理器中多核共享SDRAM控制器的设计与实现。在多核多线程网络处理器中,SDRAM控制器不仅要支持基本功能如初始化、读、写、刷新、预充电等,还需要存储和仲裁多个模块的访问请求,支持多线程的访问。固定优先级、时分复用法和动态仲裁相结合的仲裁算法有效地解决多个模块共享SDRAM存储器访问请求的公平响应问题。本文详细研究分析了SDRAM控制器与核心处理器、数据转发引擎及快速总线接口FBI模块的数据传输机制,确保SDRAM存储器与其他模块能够正确地进行数据传输。通过采用open page优化和奇偶bank interleaving策略,减少预充电和行列选通的延时,提高数据传输效率。Open page优化能将访存延迟减少10%左右,奇偶bank interleaving的优化效果更为明显,可高达48%。SDRAM控制器包含指令寄存与仲裁、译码、SDRAM接口模块、推拉引擎、数据通路等子模块,采用自顶而下的设计方法,利用硬件描述语言verilogHDL完成RTL级设计,并进行了功能验证。本设计在ISE10.1开发环境中采用Virtex-4平台完成FPGA验证。