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LDPC (Low-density Parity-check,低密度奇偶校验码)是Robert Gallager于1962年提出的一种具有稀疏的校验矩阵的一种线性分组码。这种码字性能逼近香农限,是近年来编码界的热点。Davey和Mackay在1998年提出了基于有限伽罗华域GF(g)上的多元LDPC码,比通常意义上的二元LDPC有更优秀的性能,并且所在伽罗华域越大,译码性能就越好。本文用FPGA(Field-Programmable GateArray,现场可编程门阵列)实现了多元LDPC码的编译码器,在其实用化进程上又前进了重要一步。首先,在多元LDPC码编码器基本原理基础上,对域运算乘法和加法做了三段式时间优化处理和硬件设计,并针对性地设计了相应的模块结构,优化了编码器的运算过程；在编码器的设计中,采用了基于FSM (Finite state machine,有限状态机)的串行编码器、基于流水线的并行编码器,以及部分并行编码器。这三种编码器各有优势,分别适用于不同的场景,这些设计在节省片上资源的前提下,尽可能提高编码器的吞吐量。其次,考虑到改进的多元译码MS(Minimum si (?)m,最小和)算法——IMS-2算法(Improved Min-Sum-2,第二类改进的最小和译码算法)在性能和实现复杂度之间有较好的折中,易于FPGA实现,因此本文设计了基于IMS-2的译码器。其中,校验模块采用了部分并行处理；校验节点更新模块采用了地址变换代替元素域运算的方式,并且使用最小差值法则更新校验信息；变量节点更新模块采用RAM阵列同时处理的方式,多角度的优化算法有效地提高了译码器的吞吐量。最后,为了对编译码器的译码性能进行验证,在Xilinx Kintex-7FPGA平台上设计实现了全部子模块,包括编译码模块、信道模拟模块。利用定义在GF(16)上的(90,45) LDPC码作为码字对编译码性能进行了验证,实验结果表明,基于FSM的串行编码器、基于流水线的并行编码器和部分并行编码器可以达到的最高编码速率分别为50Mbps、1.2Gbps和600Mbps,并且编码结果与软件仿真结果一致;采用IMS-2算法的译码器的原始信息吞吐量可达265Mbps,译码信息吞吐率可以达到132Mbps甚至更高。