由于冯诺依曼瓶颈的不断逼近，以及摩尔定律限制着CMOS电路的进一步缩小，基于忆阻器的逻辑运算不断被大家所关注。近几年，基于忆阻器的研究从最初的单纯当做存储单元已经逐步向逻辑计算发展，并且在各大期刊和会议中相继有文章提出不同的关于逻辑计算的方法。其蓬勃发展的主要原因也是冯诺依曼瓶颈难以在当前的CMOS系统中被解决，忆阻器的非易失性使其为实现存储与计算的一体化提供了可能性，同时，事实也证明忆阻器确实也能实现逻辑运算，这也为大家带来了希望。基于忆阻器的逻辑运算虽然解决了存储与计算的一体化问题，但是目前所提供的逻辑方法都存在一些共性的问题，其中包括操作速度慢，对器件高低阻的稳定性要求高，结构复杂等问题，这些问题严重限制了忆阻器逻辑运算的高度集成。　　在本文中，提出了一种基于表决器的逻辑运算方法，从逻辑层面来讲，表决器逻辑被证明比传统的与或非逻辑在实现复杂运算方面具有更快的速度和更小的功耗，从忆阻器层面上讲，表决器逻辑与忆阻器本身具有很好的契合性，单个忆阻器单元便可以实现一次表决器逻辑操作。因此，在此基础上，本文基于忆阻器的表决器逻辑设计了一位全加器，多位全加器和多位乘法器，首先是从理论上分析如何用忆阻器的表决器逻辑构建上述逻辑，其次从板级层面搭建硬件电路图，并对上述逻辑进行测试，最终，在ASIC的层面上，结合数字和模拟电路的设计得到最终完整的电路设计，并进行了仿真。板级测试和ASIC的仿真都证实了该表决器逻辑能够在忆阻器上很好的运行，不仅速度快，而且用于计算的忆阻器阵列面积小。　　通过该表决器逻辑的研究和试验，不仅提高了当前基于忆阻器逻辑运算的速度，同时也为将来的计算机算术逻辑单元的设计提供了一种方案。