现今主流硅基工艺正在面临一个工艺尺寸的不断减小导致器件尺寸将达到临界点的问题,从1980年代至今,器件工艺尺寸以近每18个月变化一倍的速度不断的减小,工艺尺寸的不断减小也是半导体行业得到迅猛发展的根本原因,尺寸的减小不仅一定程度上提升了器件的诸多性能,飞速增大着集成化程度,最重要的是大大降低了成本,在同样尺寸的硅圆晶片上可生产的裸片数也变得越来越可观,可以说这30年间半导体行业的迅猛发展离不开CMOS器件工艺尺寸的变化。随着电子设备功能的不断丰富,相关电子设备的功耗也在不断的增大。如何降低相关集成电路的功耗,以真正补足芯片尺寸的缩小对芯片性能的提升带来的所有利好方面已变得越来越重要。如何努力降低功耗也是当今集成电路设计尤其是模拟集成电路设计相关从业人员面临的最重要挑战之一。本文主要是对高性能,低压低功耗带隙基准电压源电路的分析和设计,并对每一部分电路进行了细致的探讨。首先对带隙基准源电路的工作原理进行了详尽的分析,包括传统带隙基准电压源电路结构的分析,并指出了其不适应低压低功耗设计的缺陷所在,并提出了如何提高带隙基准电压源电路的电源抑制比和温度特性的相关技术,并对带隙基准源电路的二阶温度补偿技术进行了系统而深入的分析。带隙基准电压源电路的主要性能指标就是电源抑制比和温度抑制比,为了达到精准而稳定的带隙基准输出就必须设法降低电源及温度变化对基准输出的影响,文中电路结构的改进也始终是为了提高带隙基准电压源电路的电源抑制比以及温度特性。带隙基准电压源电路中的电路可以大致包括三个部分,分别是启动电路,带隙基准核心电路和运算放大电路,本文对带隙基准电压源原理和相关改进措施的介绍,正是始终贯穿着对这三部分电路所涉及到的技术细节而展开的,从如何实现低压低功耗的设计要求,满足SOC设计需求的角度,对各部分电路进行改善。基准核心电路采用电阻分压技术,运算放大器采用衬底驱动MOS管,分别是为了实现输出可调以及降低电源电压的目的,以实现SOC可配置应用的设计要求以及实现低电源电压低功耗的设计要求。电路结构中存在的非理想因素也考虑在列,以达到更精准的带隙基准输出。采用两级运放,并在第二级采用共源输出以提高输出摆幅;采用pn结串联支路的措施,减小运算放大器电路失调的影响以减小基准输出电压的误差;二阶温度补偿电路的改进,以消除双极型晶体管的基极-射极压降中非线性项的影响,以提高基准输出的精度。运放中密勒补偿电容,零位电阻的应用,为了使运放工作在正常的工作点,达到理想的相位裕度。BEV文中对其他低压低功耗技术手段也有简介,如动态阈值MOS管(DTMOS),浮栅技术,但未能应用于文中电路,因为其并不与标准CMOS工艺兼容,不能应用于大规模集成电路,成本过高。对整体电路以及各部分电路的仿真与分析始终贯穿着各部分章节,已验证仿真结果与设计预期是否相符。