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微电子工艺上的演进使得单片集成度不断提高,但并没有给传统架构的模数转换器(Analog to Digital Converter, ADC)设计带来太大的帮助,受各种非理想因素的限制,在单片上实现兼具高速和高精度的高性能ADC显得十分困难。时间交织(Time-interleaved)技术的应用则让高性能ADC的设计者们看到了希望。时间交织ADC以多片ADC交替采样来实现高速采样,是一种有效解决高速高精度矛盾的方式,现在越来越多高端的ADC都采用这种架构。然而,制造工艺上的偏差,使得时间交织ADC的通道间存在各种各样的失配效应。这些失配效应严重地降低ADC的动态性能,这其中主要包括三种失配误差,分别是失调失配、增益失配和采样时间失配,必须将这三种误差消除,才能达到真正意义上的高速高精度。在模拟电路中对各个子通道进行严格的匹配设计收到的效果甚微,而利用数字电路的优势,通过数字辅助设计来实现误差的消除却显得游刃有余。引入数字辅助设计已然成为当前ADC设计的主流。在研究了当前的一些时间交织ADC的校准算法的基础上,讨论了这些算法的特点,并在深入了解这几种失配误差的特点后,研究了基于沃尔什序列调制的增益失配和采样时间失配的全数字后台校准算法。该算法利用数字信号处理的方法,对增益和采样时间失配所引起的杂散频谱进行有针对性的消减,能够将杂散频谱进行有效的消除,并且不会引入新的误差。与已有的相关算法相比,基于沃尔什序列调制的校准算法在校准效果和硬件资源的开销上都有较大的优势。为了验证算法层面的有效性,利用MATLAB/Simulink分别搭建了两通道和四通道12bits的时间交织ADC的校准算法模型,并进行了行为级的仿真,验证了算法层面上的正确性和有效性；为了验证算法的可实现性,利用Verilog HDL在行为级的基础上对算法进行了RTL代码的设计,并在Mentor公司的Modelsim上完成了RTL模型的功能仿真和验证；最后,为了对算法进行硬件验证,在Altera公司的StratixIV系列的FPGA上进行了硬件电路的验证,并将三种不同平台下的验证结果进行对比分析。多种验证结果都表明,对于奈奎斯特频带之内的输入信号(个别特殊频率点除外),经该算法校准之后,由失配带来的杂散频谱基本上都得到了消除,系统信噪失真比(SNDR)和无杂散动态范围(SFDR)都得到了极大的改善。