随着数字集成电路的特征尺寸步入纳米阶段，片上晶体管数目已达到十亿量级，芯片的工作频率也升至几千兆赫兹，测试已经成为集成电路设计生产制造链中最具挑战性的环节之一。　　测试设计中挑战主要来自两个方面，一个是低测试成本与高测试效果的苛刻要求，另外一个是测试功耗给设计带来的额外影响。芯片设计复杂度的提高带来的问题是测试向量数量的急剧增加，一个方面造成测试机台存储能力无法适应向量的大小，另一方面测试向量的生成与验证的时间也大幅增加。芯片的工作频率上升和单位面积晶体管数目的增长使得功耗成为芯片设计中一个非常棘手的问题。首先，过高的测试功耗将导致被测芯片衬底或金属连线的损坏；其次，测试功耗会影响芯片工作状态降低测试的噪声容限；最后，为了适应芯片的功耗需求提高封装的要求将增加芯片成本。　　鉴于此，在测试覆盖率与测试效果方面，本文通过分析存储器接口电路和阴影逻辑电路的结构，提出改进这一部分电路测试覆盖率的方法，进而减小测试向量数目；通过引入IDDQ静态电流测试利用少数向量覆盖大部分的测试故障；通过芯片内加入向量压缩结构，使得机台向量存储数据大幅减少。在测试功耗方面，本文分析了扫描链排列顺序对测试功耗的影响，提出一种功耗优化的扫描链重组方案；通过组合逻辑门控的方法，使测试的移位阶段组合逻辑处于静止状态来降低移位功耗。　　本文所有的讨论是基于一款电力网通信芯片RISE3701，这是一款SoC设计的芯片，它包含了复杂的数字逻辑、CPU单元、大量的嵌入式存储器和模拟电路单元。本文目的是为了解决这款芯片在量产过程中产品的测试和芯片良率的提升问题，并且能够在测试成本、测试可靠性、设计复杂度和芯片上市时间方面的做出折中和优化。因此，本课题的研究内容具有重要的理论价值和指导实际生产应用的意义。