随着数字化传感器的发展,对高精度的ADC的需求日益强烈,Sigma-deltaADC正是在这种环境下应运而生。由于其较高的精度和相对较低的工艺要求,使得它在信号处理领域备受关注。而数字抽取滤波器作为Sigma-deltaADC的一部分,它的主要作用是降低系统的采样频率,使电路工作在奈奎斯特频率;同时可以滤除频带外的量化噪声,提高ADC的信噪比;另外还可以起到抗混叠滤波作用。数字抽取滤波器对整个ADC的面积和功耗起着至关重要的作用,所以对数字滤波器的设计显得尤为重要。　　本设计的目标是基于课题组设计完成的四阶Sigma-delta微加速度计接口电路,设计一款高精度的数字抽取滤波器,实现128倍降采样,截止频率1kHz,具有24位输出精度。本设计采用的是三级级联结构:第一级是适合于高频的CIC滤波器,实现32倍抽取;第二级是将半带滤波器和幅度矫正滤波器整合在一起的补偿滤波器,这样既能实现CIC通带补偿,也能实现2倍抽取;第三级是半带滤波器实现2倍抽取,同时半带滤波器都采用了多相直接对称结构和CSD编码技术,降低了芯片面积和功耗。　　在电路设计中,采用了Simulink搭建系统级结构图并进行仿真;并对仿真之后的电路进行RTL级代码编写,使用已有的四阶调制器作为信号源,利用MATLAB/Modelsim联合仿真,验证代码的正确性;对仿真之后的代码进行FPGA验证和DC综合。最终验证了设计的滤波器整体性能良好,核心面积为956027.3μ的单元面积,功耗为27.84mW,满足设计要求,达到了预m2期目标。