随着科技的发展,自主研发通用微处理器已经成为迫在眉睫的重要任务。伯克利大学最新提出的RISC-Ⅴ指令集具有免费、开源、模块化的特点,这为国产处理器的发展提供了无限可能。RISC-Ⅴ自2014年正式发布以来,受到了包括谷歌、IBM、Oracle等在内的众多企业以及包括剑桥大学、苏黎世联邦理工大学、印度理工学院、中国科学院在内的众多知名学府与研究机构的支持;与此同时,围绕RISC-Ⅴ的生态环境逐渐完善,涌现出了众多采用RISC-Ⅴ架构的开源处理器。RISC-Ⅴ架构的开放性和成本优势能够打破国外垄断,实现处理器内核的自主可控和国产化,为国产处理器的发展带来巨大机遇。作为微处理器中重要的组成部分,内存管理单元（Memory Management Unit,MMU）和高速缓存（Cache）构成的存储系统能够使软件开发人员使用比物理内存容量更大的存储空间进行开发,极大提升处理器的访存效率。本文以自主设计的32位嵌入式RISC-Ⅴ内核NF5为基础,主要研究包含MMU和一级数据Cache的存储系统。首先,本文根据RISC-Ⅴ特权指令集中规定的Sv32两级页表地址翻译机制设计了面向NF5微处理器的32位MMU。利用开源模拟器CRAS对不同替换策略进行仿真,对命中率为98.33%的MRU策略和命中率为97.43%的基于二叉树的PLRU替换策略进行资源占用分析后,采用基于二叉树的PLRU替换策略设计MMU中的转译后援缓冲单元（Translation Lookaside Buffer,TLB）。接着设计了页表查找单元（Page Table Walk,PTW）,实现从Cache中查找页表项（Page Table Entry,PTE）并将其更新至TLB中的功能。最终实现了将NF5处理器产生的32位虚拟地址转换成物理地址（最大支持34位）的功能。在设计的模块级验证环境中对该MMU进行验证后,结果表明其能够完成页表项缓存、查找以及地址翻译等功能。其次,本文结合RISC-Ⅴ指令集的访存特点,使用LRU替换算法和伯克利大学最新提出的Tile Link总线协议设计了具有两路组相联结构的一级数据高速缓存单元,每个缓存行具有4个字,整体大小为16KB。针对不同访存情况验证的结果表明,所设计的一级数据高速缓存单元能够正确缓存数据。最后基于Nexys-video FPGA开发板设计了包含内核、外设的片上系统,在系统级环境中对MMU和Cache分别进行了功能验证,运行了RISC-Ⅴ的指令测试程序,证明了整个系统的功能正确性。同时还对Cache的命中率进行了测试,利用多个访存测试程序对Cache进行了读写测试,结果显示本文设计的一级数据高速缓存单元命中率均在70%以上,最高达到了97.96%。综合结果表明LUT占用15.43%,Flip Flop占用8.8%,整体运行频率为25MHz。最终在系统中运行了汇编测试程序,利用串口软件在主机中观察到了UART端口输出的“NF5 RISC-Ⅴ Core”字样。