低密度奇偶校验（Low-Density Parity-Check，LDPC）码是一种线性分组码。由于其校验矩阵为稀疏矩阵，只含有少量非零元素，故而得名。LDPC码是继Turbo码之后，另一接近信道容量的好码。此外LDPC码还拥有Turbo码不具备的其他优点，使得LDPC码被广泛应用。因此有关LDPC码的研究已经成为纠错编码领域的热点问题，其中编译码算法及其硬件实现备受关注。本文以中国移动多媒体广播（China Mobile Multimedia Broadcasting，CMMB）中的LDPC码为基础，最终目标是在FPGA上实现LDPC码的译码算法。文章首先对LDPC码做了充分介绍和分析，重点研究了CMMB标准中的LDPC码。接着对LDPC码常见的译码算法进行了描述和仿真。通过比较各译码算法的仿真结果发现，修正后的最小和算法运算复杂度大大降低，同时译码性能几乎没有损失。最终，我们选出了归一化最小和算法作为硬件实现中的算法。在此基础上，文章对CMMB标准中LDPC码的硬件实现进行了研究。通过进一步仿真确定了硬件实现中数据的量化方案，译码的迭代次数和归一化算法中的归一化系数等因素。设计了译码器的总体结构，对系统中的关键模块和数据存储进行了研究，并给出了各模块的设计思路和设计框图。本文最后对FPGA技术包括历史发展，设计方法等作了介绍，并就器件选型问题进行了探讨。在QuartusII平台下实现了一个码长为20的(3,6)规则LDPC码译码器，对译码器的各个模块进行了VerilogHDL语言的建模，给出了重要模块在软件中生成的顶层框图。并在Modelsim中进行了功能仿真，给出了仿真波形。仿真结果验证了设计的有效性。