随着计算机技术和数字信号处理技术的不断发展,对数字信号的需求越来越高,因而模数转换器的作用就愈加重要。流水线-逐次逼近型模数转换器与其它类型相比优势很多,尤其是在速度、精度、面积和功耗等方面,因而成为近几年模数转换领域的热门研究对象。本文在22nm FDSOI的CMOS工艺基础上,设计了一个14 bit Pipelined-SAR ADC,其整体电路主要包括:SAR ADC、级间放大器和数字逻辑模块等,采用异步时序逻辑和四级流水线结构,各级流水线中的子ADC均采用SAR ADC代替快闪型ADC,SAR ADC中主要包括CDAC、比较器和一些数字模块等,每级流水线中采用了多比较器结构和电容分裂型的数模转换器(CDAC)以实现速度与性能上的折衷。采用差分结构的二进制权重的电容阵列,使用CDAC上极板采样技术,使用分裂电容以使CDAC的共模电平始终是一个定值,因而可以维持比较器输入电压共模电平的稳定;由于SAR ADC采用了电容型DAC,因此不需要额外的采样保持电路,由CDAC可以完成采样保持的功能,同时使用高速高精度的栅压自举开关电路,采样精度有了很大的提高,开关的非线性对ADC精度的影响也大大减小;使用带预放大级的Strong ARM-Latch比较器,速度快,噪声和失调比较小;相邻两级之间的级间放大器采用了功耗和噪声较小的动态放大器结构;通过在后三级流水线中各增加一位冗余位来解决由比较器失调和放大器失调带来的残差信号超量程问题,进而降低对ADC性能所带来的影响;基于比较器的亚稳态检测技术提出了一种数字校准算法,该校准算法搭配PN码产生电路和亚稳态检测电路可以校准级间放大器的增益、比较器失调以及电容失配,进而提高ADC的性能。Pipelined-SAR ADC整体电路的前仿真结果显示,在电源电压为0.8V,采样速率为800MHz的条件下,输入为82.8125MHz的正弦信号,得到ADC的有效位数(ENOB)为12.28bit,核心电路的总功耗约为28.92mW。