随机物理源产生的随机序列在密码算法秘钥生成、电子签名认证等安全应用场合具有广泛的应用,是保证信息系统安全性的关键。随着集成电路设计特征尺寸的不断减小,SoC芯片集成度随着摩尔定律的不断提高,如何减小随机物理源的面积以便于SoC芯片集成是随机物理源设计需要考虑的问题。同时,我们需要更低功耗的随机物理源设计来满足着芯片设计低碳、低能耗的发展趋势。目前的随机物理源设计方法中,还没有同时满足低功耗同时设计面积较小的设计方法。本文使用概率电路单元设计随机物理源,利用概率分布电流信号的迭代产生随机振荡输出。由于利用了概率电路单元工作在亚阈值饱和区,工作电流小的特点,设计功耗极低。此外,由于概率电路单元设计结构简单,仅由MOS管构成,无需额外无源元件,因此,设计面积很小。本文根据数字反向器及异或门的逻辑功能,设计相应的概率电路软非门及软异或门单元构建斐波那契反馈振荡结构,同时,由于软异或门的特殊迭代特性,设计了概率信号放大单元串接于软异或门之后,来扰动概率分布信号远离振荡平衡点,防止概率分布信号在多次通过软异或门迭代之后出现的停振现象。此外,本文从算法及电路结构上对随机物理源设计进行初步的安全性分析,从而在具体设计实现之前能够对输出随机序列的性能进行提前的分析判断。本设计在SMIC0.13um工艺下进行设计实现,使用Cadence公司Virtuoso Spectre软件进行设计仿真,产生的输出随机序列经过统计分布测试具有良好的随机性能。本设计相较于以往设计相比,功耗及面积都有明显降低。