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近年来,随着半导体材料生长工艺的不断成熟,AIN/GaN作为Ⅲ族氮化物异质材料体系的代表,受到越来越多的关注。相对于传统的AlGaN/GaN材料体系,AIN/GaN具有更大的导带带阶差(1.897eV)、更强的自发极化与压电极化效应,因此能获得更大的二维电子气(2DEG)密度和对载流子起更好的限制作用。即使不通过任何形式的掺杂,在AIN/GaN异质界面的量子阱中依然可以产生高达-1013cm-2的2DEG密度。正因为AIN/GaN异质结场效应晶体管(HFETs)具有2DEG密度高、饱和电子漂移速度大、击穿电场强等优点,因此在高温、高频、大功率等领域具有广泛的应用前景。AIN/GaN电子器件的研究已经进行了很多年,目前也取得了一系列进展,但一些问题的存在,大大制约了AIN/GaN器件的商业化进程。例如：由于生长工艺的限制,很难获得高质量的A1N势垒层和AIN/GaN异质界面形貌；AIN/GaN HFETs器件2DEG密度和电子迁移率实际所测值远低于AIN/GaN异质结材料理论预言值；由于A1N和GaN晶格失配大,高质量的AlN外延层很难生长,大量的陷阱态存在于异质界面处等。因此,深入研究AIN/GaN异质结材料和器件的特征参数对AIN/GaN HFETs的发展具有非常重要的意义。基于AIN/GaN HFETs中存在的这些问题,本论文主要研究的内容包括势垒层应变对AIN/GaN HFETs异质界面极化电荷密度和沟道2DEG电子迁移率的影响,以及材料生长和器件制备等工艺在异质界面处引入的陷阱态信息。本论文主要研究内容和结论概括如下：1. AIN/GaN HFETs势垒层应变的研究本章首先利用晶格常数等参数理论计算了AIN/GaN异质界面极化电荷密度。然后根据电容-电压(C-V)测试和二极管电流-电压(I-V)测试结果,通过薛定谔方程-泊松方程自洽求解计算了AIN/GaN HFETs异质界面极化电荷密度。比较两种计算方法得到的结果,发现器件实际极化电荷密度远小于理论计算值,表明传统自发极化方法已经不适用于AIN/GaN实际材料及器件。其原因在于A1N和GaN间大的晶格失配,材料生长过程中会由于晶格失配或热失配导致势垒层发生应变弛豫,影响势垒层应变分布。另外,器件制备过程中的欧姆退火工艺也会对超薄AlN势垒层应变产生影响。最后,我们总结并分析了浮栅应力对AIN/GaN HFETs势垒层应变的影响。2.(Ni/Au)-AlN/GaN SBDs异质结界面陷阱态的研究从空间分布来考虑(Ni/Au)-AlN/GaN肖特基势垒二极管(SBDs)中陷阱态主要存在四个位置：(1)(Ni/Au)-AlN肖特基接触界面,(2)AlN势垒层中,(3)AlN/GaN异质材料界面处,(4)GaN层内,不同位置处陷阱电荷在变频C-V测试曲线中所反映的频散现象不同。根据二极管C-V测试结果,发现本论文所采用样品中陷阱态主要存在异质界面处。综合I-V和G-V曲线测试结果,在完善AIN/GaN HFETs等效电路模型的基础上,运用电导法重点分析了器件异质界面陷阱态密度、时间常数和陷阱能级等特性参数。将计算结果同AlGaN/GaN HFETs异质界面陷阱态进行比较,发现AIN/GaN SBDs异质界面处陷阱密度等比AlGaN/GaN HFETs大一个数量级,我们将这种差异归因于AlN和GaN之间大的晶格失配和热失配,另外欧姆金属原子横向扩散也会导致AIN/GaN异质界面产生更高浓度的界面陷阱态。