随着系统复杂度的不断提高和工艺技术的日益发展，可测性设计(DFT)已经成为超大规模集成电路(VLSI)设计所必不可少的辅助设计手段。除非采用可测性设计使日益增长的测试费用降低，否则测试费用在产品的设计开销中将占很大比例。 内建自测试(BIST)对于基于IP核的片上系统(SoC)设计是一个很吸引人的测试技术。由于测试矢量生成器被嵌入到被测电路中，避免了使用昂贵的自动测试仪器，使测试成本大大降低。内建自测试的测试效率，特别是基于多扫描链的内建自测试技术，主要体现在测试应用时间和较低的硬件开销上。但是由于线性反馈移位寄存器(LFSR)本身存在结构依赖性，如果直接将其生成的伪随机测试矢量加载给被测电路的各条扫描链，将导致多扫描链中测试矢量之间具有很高的相关性，故障覆盖率达不到要求。 本课题研究的目的在于解决多扫描链之间测试矢量相关性问题，为故障覆盖率的提高提供理论依据。解决这一问题的方法之一便是在线性反馈移位寄存器和被测电路之间加入移相器。移相器不仅可以大大降低多扫描链中伪随机测试矢量之间的高相关性，并且在故障覆盖率相同的前提下，通过加入移相器可使阶数较低的LFSR为含有扫描链数巨大的被测电路提供伪随机测试矢量。 本文成功实现了基于多扫描链的内建自测试设计，并通过实验与仿真验证了移相器电路的正确性。在对移相器电路做进一步了解的基础上，提出了移相器设计的改进算法。对比实验，该算法可缩短移相器的设计时间，并进一步降低了其硬件开销。使用Synopsys公司的TetraMAX工具，再次从故障覆盖率的角度验证了本文设计的移相器的有效性。 整个测试系统的设计使用Verilog硬件描述语言实现，利用Cadence公司的NC-Verilog仿真器对其进行功能仿真。仿真通过后调用TSMC0.18μmCMOS工艺库，使用Synopsys公司的DFTCompiler综合工具对该系统进行了扫描综合，得到门级网表文件。在面积、功耗最小的约束下时钟频率可达到100MHz。