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随着数字视频服务在图像精度与质量上的要求越来越高，能够适应更大屏幕、有更高的分辨率和更广泛的色域的超高清电视技术现已问世。超高清图像尺寸巨大，利用原有的H.264标准对其进行压缩后仍有着巨大的冗余。为了降低其数据传输带宽，ISO/IEC动态图像专家组（MPEG）与ITU-T视频编码专家组（VCEG）提出了最新的视频编码标准：高效率视频编码标准HEVC（High Efficiency Video Coding）。HEVC通过引入更大的编码单元、不对称的划分块、可变的划分深度、更多的帧内预测方向、更多尺寸的变换单元等新特性，进一步提高视频图像的压缩效率，其目标是在增加复杂度的基础上，与H.264相比平均节省50%的码率。本课题针对HEVC的新特性进行研究分析，HEVC运动估计与现有视频编码标准的主要不同在于采用更大的块、引入划分深度并引入了不对称划分，并面向更大的超高清视频图像。基于以上新特性提出一种适用于HEVC运动估计的VLSI架构，该架构分为主控制器、输入数据读写模块、SAD（Sum ofAbsolute Difference）运算核心及其加法树、大PU（Prediction Unit）运算、RD（Rate-Distortion）代价计算及输出模块。针对该架构通过设计层次化的数据重用扫描策略和存储访存策略，可重构的支持3种搜索区间，并将片外数据带宽降低了99.12%；并通过SAD值的重用和分割，支持从4×4到64×64的849种块的划分种类的运动估计，其中168种为不对称划分块；通过进一步对参考帧数据片上缓存的划分，将其存储开销降低50%。本设计采用SMIC65nm工艺综合，该电路的最高工作频率可达到330MHz，电路规模89万门，功耗295mW。仿真结果表明，在280MHz工作频率下，能够完成超高清视频图像3840×2160p@30fps的实时编码要求。