随着集成电路工业设计技术和半导体制造技术的进步,计算机的处理器已经由最初的单核单线程过渡到多核多线程,同时为了满足诸如机器学习训练和图像处理等特定场景需求,集成专用IP可重构多核系统开始出现。可重构多核系统是多核处理器的可配置性功能延展,其极高的硬件设计和功能复杂度加大了系统验证难度和成本投入。针对这类问题,如何取得一种高效且通用的解决方案以覆盖全系统验证需求,成为学术界的关注热点。本文基于软件控制、硬件协同加速的思想设计并实现了一套面向可重构多核系统的软硬件协同的多线程仿真加速平台,在满足验证需求前提下构建出与硬件侧配套的软件系统框架。主要工作如下:首先平台采用分层设计和任务执行驱动策略,整合了硬件目标系统的多精度模型作为控制层负责任务配置下发、源数据生成、输出校验和误差分析。下游硬件原型作为计算型仿真任务的可重构硬件加速节点,根据模拟器控制层配置规则执行子任务并发,其输出通过SCE-MI流接口回传上游模拟器,由模拟器内部的输出校验和时序探针模块对硬件原型工作状态进行实时监控和对外反馈。其次,论文结合目标硬件系统任务并发优势,软件侧适配硬件侧PCIe接口驱动,系统模拟器设计多线程编程接口以支持任务并发编程。软件模拟器在全系统仿真时承担的数据计算将被并下发至多核系统加速执行。为了简化目标系统工作线程管理,模拟器内部采用了线程池模式的任务监控策略。接下来,本文为加快任务预处理速度,在系统混合精度模拟器基础上设计编译优化层,根据系统二级编程架构的硬件指令集规范,利用编译预处理以及热点代码本地化映射,对系统任务程序进行编译和执行优化。平台组件设计根据目标系统片上网络通信细节以及运算簇架构特点,以接口封装对路由节点和运算簇通信接口重新进行归一化设计,使系统组件对外呈现统一的编程规范,提高了扩展性和移植性。最后,本文对设计平台进行软硬件联调,评估多种算法运算场景下的仿真速度和精度和系统任务并发性能。