随着半导体工艺技术的不断进度,沟道尺寸的不断缩小,65纳米和45纳米已成为主流的工艺技术,并向着32和22纳米向前发展。然而,由于工艺尺寸缩小造成的不确定性的对芯片时钟的干扰越来越大,时钟设计已成为整个后端设计的重点和难点。传统的时钟树(clock tree)综合已越来越难以满足当今设计对时钟综合提出的功耗和时钟偏差(clock skew)等要求。网格型时钟由于抗干扰能力强,时钟偏差小的特点,越来越受到工业界的关注,网格型时钟分布已经成功应用于大型的芯片设计,如600-MH Alpha;IBM G5 S/930;Power4;Power PC; SUN Sparc V9。但是由于没有成熟完善的工具支持自动化的网格型时钟综合,限制了网格型时钟的广泛应用。本课题将实现网格型时钟(clock mesh)的整个综合和优化流程,实现100%的全自动化网格型时钟设计。本文提出了这个综合和优化流程的框架,主要包括以下六个步骤:网格规划、结构定位、局部布线、缓冲器插入、约束验证和缓冲器优化。本文将对实现上述每个步骤的算法加以研究,使时钟网格在满足时序和功耗约束的两个重要前提下尽可能地优化,同时总结出时钟网格的一般特性。实验结果表明,该自动化流程在学术界标准的测试案例中表现出了较高的质量,综合后的时钟网格在时序和功耗方面满足了严格的约束要求。