在器件尺寸缩小的纳米尺度之后，人们所面对的器件已经变成了原子性的，传统的基于连续概念（即连续的离子掺杂和光滑的边界等）的器件特征的描述、设计、建模和模拟方法已经不适用于原子尺度的器件，而且统计涨落源是一种本征的存在，其对MOSFET和集成电路性能的影响是随机不可预测的，这才形成了纳米技术代下继续缩小器件尺寸所面临的最为严峻的挑战。本文的研究主要集中在纳米工艺下的统计涨落效应，目的在于研究新型纳米尺度MOSFET的统计涨落特性，并在此基础上探索统计涨落影响下的集成电路性能的研究方法，为工艺、器件、电路设计人员处理统计涨落问题提供工具或指导，研究涉及的内容主要包括主要统计涨落源的建模、新型纳米尺度MOSFET的统计涨落特性、集成电路性能涨落的研究方法以及阵列器件统计涨落的测试电路结构设计。　　通过建立包括随机杂质涨落(Random Dopant Fluctuation: RDF)、线边界粗糙(Line Edge Roughness: LER)以及金属栅功函数涨落(Work-Function Variation: WFV或称为金属栅晶粒涨落MGG: Metal Gate Granularity)等统计涨落源模型，全面研究了纳米尺度超薄体薄埋氧（Ultra-Thin Body and Box: UTBB） MOSFET的统计涨落特性，包括统计涨落源影响下背栅压不同时UTBB MOSFET特性参数之间的相关性，存在/不存在MGG时统计涨落源综合作用下的阈值电压、DIBL、开态电流和有效电流涨落的大小，RDF和LER独立或共同作用下UTBB MOSFET特性参数的分布细节。通过相关性的研究发现了a）常数电流法定义的阈值电压适合作为研究统计涨落的标准，b）存在MGG时DIBL已不能用来估测泄漏电流，c）在实验中得出的DIBL和VtSAT的相关系数可以作为特定工艺下MGG影响大小的一个表征，d）存在隐藏的MGG对DIBL的作用机制，e）分析解释了RDF、LER和MGG对电流不同的影响机制。通过涨落的大小的对比研究，发现了a）MGG对DIBL的作用机制，b）RDF通过源漏扩展区电阻对电流的影响机制，c）背栅压对短沟效应影响的机制。通过对特性参数的分布细节的研究解释了RDF、LER造成参数分布扭曲的原因，并确定了主导各参数涨落分布的涨落源。　　对比研究了肖特基FinFET和分凝肖特基FinFET的LER涨落特性，发现两者在不同栅压下对Fin-LER敏感度不同，并通过对能带的分析发现了其背后的物理机制。在此基础上提出了利用underlap抑制Fin-LER对DSS FinFET影响的方法，并通过选取不同的underlap长度和掺杂梯度对该方法进行了验证，给出了优化指导。　　探索了集成电路统计涨落特性研究的方法，提出并验证了一种用于研究电路性能涨落的器件行为级统计模型，并在HSpice中成功实现。该模型具有查表模型的高效率特征，又通过统计分析考虑了统计涨落源的影响，它仅需要对一定器件样本进行TCAD仿真或实验测试得到的它们有限的几个工作点对应的IV和QV或CV涨落数据，然后就可以使用预先建立好的模型内部数据生成具有很大样本量的“器件库”，是一种非常适用于通过SPICE进行大规模的统计式仿真研究电路性能涨落的模型工具。　　阵列器件的涨落特性的测试对研究涨落源的影响以及涨落源的建模都具有很重要的指导意义，因此本文设计了一种新型的测量阵列器件统计涨落的电路结构。它不仅突破了传统结构中对器件阵列规模的限制，同时它也是一种对称结构，因而可以在反转源漏的PAD后使用同样的测试原理对阵列器件进行源漏反转测量，而后者对实验中得到RDF导致的性能涨落具有至关重要的意义。