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随着集成电路线宽递减工艺不断发展产生了两个趋势,新节点工艺成本越来越高以及芯片设计与工艺必须紧密结合,低成本工艺线需要投入更多力量研究使其发挥更多价值。本文在此背景下,基于荷兰代尔夫特理工大学DIMES实验室工艺线进行ADC系统设计,由于这是首次在该工艺线上进行大规模集成电路设计,在设计过程中主要进行了以下几点工作:在深入了解工艺流程每个步骤的基础上,对其进行工艺仿真,得到了N+等杂质的掺杂浓度分布、结深以及表面掺杂浓度等工艺参数,为后续器件建模提供基础数据。对SN电阻条等器件进行了工艺仿真器件仿真,并与实测结果对比,确认了工艺仿真的准确性与参考意义,同时研究仿真了NMOS在不同衬偏下的转移特性曲线,为探索工艺参数变化对器件性能影响奠定基础。本文基于不同衬偏、不同尺寸、不同工作区域的测试数据,为DIMES工艺创建了NMOS与PMOS管的BSIM 3v3模型,也建立了包含宽度偏差系数、温度系数和电压系数完整的SN电阻Hspice仿真模型,使电路仿真引擎可以对设计的电路进行仿真。本文创建了使DIMES工艺可以在Cadence ICFB环境下进行大规模电路设计的工艺库文件,其中包含工艺技术文件以及图层显示文件。对工艺流程进行分析提出了该工艺下应使用N+或P+环对MOS器件进行隔离以及其他应遵循的设计规则,研究了相关EDA软件的语法命令,编写成设计规则检查文件对阱间距、金属栅与源漏重合尺寸等进行检查,编写版图对电路图一致性检查文件对版图器件数目、连接关系进行检查,提高该工艺下电路版图设计效率以及流片成功率。最后根据DIMES低成本工艺特点,分析选取含电容电阻分段DAC的SAR ADC架构,并推导了DAC对电容电阻失配的要求,完成系统结构设计,改进设计了时序电路模块与比较器模块,以及利用电压倍增电路解决了该工艺下MOS阈值高的常规电路结构不适用的缺点,并完成系统仿真,ADC在90.9K/S采样率下实现7.8位有效位,并保证DNL、INL小于0.5 LSB,并在该工艺下完成流片。