数据时钟恢复(DCR)电路是数字通信领域中不可缺少的关键电路，它从接收信号中提取出时钟信息，同时调整好相位，以确保数据转换电路的正确采样，因此它的性能直接影响了接收机的误码率。随着通信数率的不断提高，系统对网卡芯片速度提出了更高的要求，而数据时钟恢复电路正是速度提高的主要瓶颈。 本文从数据时钟恢复电路的基本原理出发，讨论了常见基带通信编码，以及编码的相关问题，分析了锁相环环路性能及参数。整个系统采用改进的鉴频鉴相器和Hogge鉴相器，有效消除死区现象，减小了数据内容对压控振荡器振荡(VCO)频率的影响；采用改进的电荷泵电路，降低脉冲延迟导致的不匹配，解决了电荷共享的问题；采用由四级差分放大器构成的环形压控振荡器结构，以实现高增益；设计高精度带隙基准源和宽幅度电流镜，为核心电路提供稳定的电压和电流，同时控制整个电路的工作状态，降低了电路的功耗。 本文电路均采用SMIC 0.35μm标准CMOS工艺实现，仿真工具为Cadence Spectre。数据时钟恢复电路环路锁定时Up和Down信号为高电平的时间相等，环路滤波器的平均输出电压不变；VCO频率保持在250MHz，二分频后的时钟位于数据的中心点，频率为125MHz；仿真得到的相位抖动峰峰值为20ps，系统捕捉时间为100ns，功耗降低11％。该设计适用于10/100M以太网PHY系统。