近年来,随着集成电路发展到纳米阶段,芯片的速度和集成度不断上升,由此引发的功耗问题日益显著,它对芯片的温度、散热和封装等带来了巨大的影响和挑战,尤其是对于一些需要蓄电池支撑来维持长待机时间的便携式电子设备如：PAD、移动电话等,因此低功耗技术已经成为IC设计者重点关注的热点问题。本文从CMOS集成电路中功耗的组成出发,探讨了影响电路动态功耗与静态功耗的因素及它们之间的矛盾,并深入研究了几种常用的降低芯片动态功耗和静态功耗的方法,其中降低电路中的动态功耗可采用门级功耗优化技术、门控时钟、多电源多电压法、动态电压与频率调节法等；降低电路中的静态功耗可采用多阈值电压技术和电源关断技术,其中门控时钟法和多阈值电压法对电路设计各个阶段的影响较小,比较容易实现。同时本文基于多阈值电压技术的基本思想提出了一种新颖的双阈值电压分配算法,在静态时序分析阶段可有效、快速的区分电路中的关键路径和非关键路径,电路遍历之后通过初步优化和精细优化两个步骤来替换和分配每个节点的阈值电压,可在保证芯片时序性能的基础上,最大化的降低芯片的静态功耗。本研究基于TSMC45nm工艺,以CK-CORE系列嵌入式CPU CK610为设计实例,完成和实现了该芯片从RTL代码到GDSII版图的所有物理设计与验证工作,同时深入探讨了纳米工艺下物理设计各阶段遇到的困难与挑战,如：功耗、IR-drop和串扰等,并且提出了应对这些挑战的解决方案。同时对该芯片进行了功耗优化设计,除了应用门控时钟技术外,最主要的是在芯片静态时序分析阶段,将本文提出的双阈值电压分配算法和李先锐等提出的动态门限算法进行了对比验证。仿真结果表明：本文提出的双阈值电压分配算法可使芯片的静态功耗降低16.6%,优化时间缩短95.2%,在降低电路静态功耗方面是非常有效的。