可重构计算系统是在通用计算机和专用ASIC的基础上发展起来的,它结合了通用计算机的灵活性和专用ASIC的高效性的优点,在加解密、信号处理以及模式识别等诸多领域有着重要应用。部分重构是一种新兴的可重构计算技术,它使得可重构计算系统在重新配置可重构逻辑器件上的部分计算资源时不会影响器件上其余部分的功能,能实现系统资源的分时复用。与早期的可重构计算技术相比,部分重构技术能够进一步提高资源利用率和系统性能。目前国内可重构技术的研究大多是在基于FPGA的可重构平台上进行的,成功的应用还停留在系统的静态重构的层次上。动态重构还在进一步的研究过程中,它面临着重构时隙这样的技术瓶颈。所谓重构时隙就是,在数据重新配置时,可重构芯片的I/O引脚对外呈现高阻状态,重新配置结束后,才恢复对外的逻辑功能,这一时间间隔称为重构时隙。本论文针对上面的问题,提出了部分可重构的AES加/解密设计方法,并对基于模块的部分可重构设计方法进行了深入的研究。主要内容包括:首先介绍了目前可重构计算技术的研究现状和意义,分析了存在的问题。然后在AES算法的理论基础上,提出了基于模块的部分可重构的AES加/解密算法。并且进行了部分可重构验证方案的设计。其次论文系统地论述了基于模块的部分可重构AES加/解密算法的设计流程,对部分可重构的AES加解密算法的代码进行了设计;对部分可重构AES加解密算法的约束条件进行了设计。对模块实现过程中以及最后的编译阶段遇到的问题进行了分析和解决。然后在Xilinx Virtex-II Pro FPGA上实现了这个部分可重构的系统。并通过实验结果证明了这种部分重构设计方法的优势。最后对流水线可重构进行了分析,提出了一种流水线可重构系统结构。能够实现重构过程和执行过程的交叠,达到隐藏重构时间的效果。利用AES加/解密系统进行简单的验证,为这个方向的后续研究作了前期的准备工作。